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参数资料
| 型号： | W631GG6KB-15 |
| 厂商： | Winbond Electronics |
| 文件页数： | 99/159页 |
| 文件大小： | 0K |
| 描述： | IC DDR3 SDRAM 1GBIT 96WBGA |
| 标准包装： | 200 |
| 格式 - 存储器： | RAM |
| 存储器类型： | DDR3 SDRAM |
| 存储容量： | 1G（64M x 16） |
| 速度： | 667MHz |
| 接口： | 并联 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 96-TFBGA |
| 供应商设备封装： | 96-WBGA（9x13） |
| 包装： | 托盘 |
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W631GG6KB
10.3 DC & AC Operating Conditions
10.3.1 Recommended DC Operating Conditions
SYM.
V DD
V DDQ
R ZQ
PARAMETER
Supply Voltage
Supply Voltage for Output
External Calibration Resistor connected
from ZQ ball to ground
MIN.
1.425
1.425
237.6
TYP.
1.5
1.5
240.0
MAX.
1.575
1.575
242.4
UNIT
V
V
Ω
NOTES
1, 2
1, 2
3
Notes:
1. Under all conditions V DDQ must be less than or equal to V DD .
2. V DDQ tracks with V DD . AC parameters are measured with V DD and V DDQ tied together.
3. The external calibration resistor RZQ can be time-shared among DRAMs in special applications.
10.4 Input and Output Leakage Currents
SYMBOL
I IL
I OL
PARAMETER
Input Leakage Current
(0V ≤ V IN ≤ V DD )
Output Leakage Current
(Output disabled, 0V ≤ V OUT ≤ V DDQ )
MIN.
-2
-5
MAX.
2
5
UNIT
μA
μA
NOTES
1
2
Notes:
1. All other balls not under test = 0 V.
2. All DQ, DQS and DQS# are in high-impedance mode.
10.5 Interface Test Conditions
Figure 88 represents the effective reference load of 25 ohms used in defining the relevant AC timing
parameters of the device as well as output slew rate measurements.
It is not intended as a precise representation of any particular system environment or a depiction of
the actual load presented by a production tester. System designers should use IBIS or other
simulation tools to correlate the timing reference load to a system environment. Manufacturers
correlate to their production test conditions, generally one or more coaxial transmission lines
terminated at the tester electronics.
VDDQ
CK, CK#
DUT
DQ
DQS
DQS#
25 Ω
VTT = VDDQ/2
Timing reference point
Figure 88 – Reference Load for AC Timings and Output Slew Rates
The Timing Reference Points are the idealized input and output nodes / terminals on the outside of the
packaged SDRAM device as they would appear in a schematic or an IBIS model.
The output timing reference voltage level for single ended signals is the cross point with V TT .
The output timing reference voltage level for differential signals is the cross point of the true (e.g.
DQSL, DQSU) and the complement (e.g. DQSL#, DQSU#) signal.
Publication Release Date: Dec. 09, 2013
Revision A05
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