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参数资料
型号： W631GG6KB-15
厂商： Winbond Electronics
文件页数： 142/159页
文件大小： 0K
描述： IC DDR3 SDRAM 1GBIT 96WBGA
标准包装： 200
格式 - 存储器： RAM
存储器类型： DDR3 SDRAM
存储容量： 1G（64M x 16）
速度： 667MHz
接口： 并联
电源电压： 1.425 V ~ 1.575 V
工作温度： 0°C ~ 85°C
封装/外壳： 96-TFBGA
供应商设备封装： 96-WBGA（9x13）
包装： 托盘
W631GG6KB
10.16.2 AC Timing and Operating Condition for -12/12I/12A/12K/-15/15I/15A/15K speed grades
SYMBOL
SPEED GRADE
PARAMETER
DDR3-1600
(-12/12I/12A/12K)
MIN.
MAX.
DDR3-1333
(-15/15I/15A/15K)
MIN.
MAX.
UNITS
NOTES
Common Notes
Clock Input Timing
1, 2, 3, 4
t CK ( DLL -off) Minimum clock cycle time (DLL-off mode)
8
?
8
?
nS
45
t CK (avg)
Average Clock Period
See ―Speed Bin‖ on
page 135
See ―Speed Bin‖ on
page 134
pS
t CH (avg)
t CL (avg)
Average CK/CK# high pulse width
Average CK/CK# low pulse width
0.47
0.47
0.53
0.53
0.47
0.47
0.53
0.53
t CK (avg)
t CK (avg)
t CK (abs)
Absolute Clock Period
Min.: t CK (avg)min + t JIT (per)min
Max.: t CK (avg)max + t JIT (per)max
pS
37
t CH (abs)
t CL (abs)
t JIT (per)
Absolute CK/CK# high pulse width
Absolute CK/CK# low pulse width
Clock Period Jitter
0.43
0.43
-70
?
?
70
0.43
0.43
-80
?
?
80
t CK (avg)
t CK (avg)
pS
38
39
t JIT (per,lck) Clock Period Jitter during DLL locking period
-60
60
-70
70
pS
t JIT (cc)
t JIT (cc,lck)
Cycle to Cycle Period Jitter
Cycle to Cycle Period Jitter during DLL locking
period
?
?
140
120
?
?
160
140
pS
pS
t JIT (duty)
Clock Duty Cycle Jitter
Already included in t CH (abs) and t CL (abs)
pS
t ERR (2per)
t ERR (3per)
t ERR (4per)
t ERR (5per)
t ERR (6per)
t ERR (7per)
t ERR (8per)
t ERR (9per)
Cumulative error across 2 cycles
Cumulative error across 3 cycles
Cumulative error across 4 cycles
Cumulative error across 5 cycles
Cumulative error across 6 cycles
Cumulative error across 7 cycles
Cumulative error across 8 cycles
Cumulative error across 9 cycles
-103
-122
-136
-147
-155
-163
-169
-175
103
122
136
147
155
163
169
175
-118
-140
-155
-168
-177
-186
-193
-200
118
140
155
168
177
186
193
200
pS
pS
pS
pS
pS
pS
pS
pS
t ERR (10per) Cumulative error across 10 cycles
t ERR (11per) Cumulative error across 11 cycles
t ERR (12per) Cumulative error across 12 cycles
-180
-184
-188
180
184
188
-205
-210
-215
205
210
215
pS
pS
pS
t ERR (nper)
Cumulative error across n = 13, 14...49, 50
cycles
Min.: t JIT (per)min * (1 + 0.68 * ln(n))
Max.: t JIT (per)max * (1 + 0.68 * ln(n))
pS
7
Publication Release Date: Dec. 09, 2013
Revision A05
- 142 -
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PDF描述
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W9425G6JH-5I IC DDR SDRAM 256MBIT 66TSOPII
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相关代理商/技术参数
参数描述
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W631GG8KB-12 制造商:Winbond Electronics Corp 功能描述:DRAM Chip DDR3 SDRAM 1G-Bit 128Mx8 1.5V 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 1GBIT 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 1GBIT 78WBGA
W631GG8KB-15 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 1GBIT 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 1GBIT 78WBGA
W632 制造商:LUMINIS 制造商全称:LUMINIS 功能描述:Wall mount
W632GG6KB-11 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 2GBIT 96WBGA
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