- 您现在的位置：买卖IC网 > Datasheet目录368 > W631GG6KB-15 (Winbond Electronics)IC DDR3 SDRAM 1GBIT 96WBGA Datasheet资料下载
参数资料
| 型号： | W631GG6KB-15 |
| 厂商： | Winbond Electronics |
| 文件页数： | 31/159页 |
| 文件大小： | 0K |
| 描述： | IC DDR3 SDRAM 1GBIT 96WBGA |
| 标准包装： | 200 |
| 格式 - 存储器： | RAM |
| 存储器类型： | DDR3 SDRAM |
| 存储容量： | 1G（64M x 16） |
| 速度： | 667MHz |
| 接口： | 并联 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 96-TFBGA |
| 供应商设备封装： | 96-WBGA（9x13） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页当前第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页
W631GG6KB
8.9.1
DRAM setting for write leveling & DRAM termination function in that mode
DRAM enters into Write leveling mode if A7 in MR1 set ?High‘ and after finishing leveling, DRAM exits
from write leveling mode if A7 in MR1 set ?Low‘ (Table 3). Note that in write leveling mode, only
DQS/DQS# terminations are activated and deactivated via ODT pin, unlike normal operation (Table 4).
Table 3 – MR setting involved in the leveling procedure
Function
Write leveling enable
Output buffer mode (Qoff)
MR1
A7
A12
Enable
1
0
Disable
0
1
Table 4 – DRAM termination function in the leveling mode
ODT pin @DRAM
De-asserted
Asserted
DQS/DQS# termination
Off
On
DQs termination
Off
Off
Note:
In Write Leveling Mode with its output buffer disabled (MR1 A[7] = 1 with MR1 A[12] = 1) all Rtt_Nom settings are allowed; in
Write Leveling Mode with its output buffer enabled (MR1 A[7] = 1 with MR1 A[12] = 0) only Rtt_Nom settings of RZQ/2, RZQ/4
and RZQ/6 are allowed.
8.9.2
Write Leveling Procedure
The Memory controller initiates Leveling mode of all DRAMs by setting bit 7 of MR1 to 1. When
entering write leveling mode, the DQ pins are in undefined driving mode. During write leveling mode,
only NOP or DESELECT commands are allowed, as well as an MRS command to change Qoff bit
(MR1[A12]) and an MRS command to exit write leveling (MR1[A7]). Upon exiting write leveling mode,
the MRS command performing the exit (MR1[A7]=0) may also change MR1 bits of A12, A9, A6-A5,
and A2-A1. Since the controller levels one rank at a time, the output of other ranks must be disabled
by setting MR1 bit A12 to 1. The Controller may assert ODT after t MOD , at which time the DRAM is
ready to accept the ODT signal.
The Controller may drive DQS low and DQS# high after a delay of t WLDQSEN , at which time the DRAM
has applied on-die termination on these signals. After t DQSL and t WLMRD , the controller provides a
single DQS, DQS# edge which is used by the DRAM to sample CK - CK# driven from controller.
t WLMRD (max) timing is controller dependent.
DRAM samples CK - CK# status with rising edge of DQS - DQS# and provides feedback on all the DQ
bits asynchronously after t WLO timing. Either one or all data bits ("prime DQ bit(s)") provide the leveling
feedback. The DRAM's remaining DQ bits are driven Low statically after the first sampling procedure.
There is a DQ output uncertainty of t WLOE defined to allow mismatch on DQ bits. The t WLOE period is
defined from the transition of the earliest DQ bit to the corresponding transition of the latest DQ bit.
There are no read strobes (DQS/DQS#) needed for these DQs. Controller samples incoming DQ and
decides to increment or decrement DQS - DQS# delay setting and launches the next DQS/DQS#
pulse after some time, which is controller dependent. Once a 0 to 1 transition is detected, the
controller locks DQS - DQS# delay setting and write leveling is achieved for the device. Figure 14
describes the timing diagram and parameters for the overall Write Leveling procedure.
Publication Release Date: Dec. 09, 2013
Revision A05
- 31 -
相关PDF资料 |
PDF描述 |
|---|---|
| W9412G6IH-5 | IC DDR-400 SDRAM 128MB 66TSSOPII |
| W9412G6JH-5I | IC DDR SDRAM 128MBIT 66TSOPII |
| W9425G6EH-5 | IC DDR-400 SDRAM 256MB 66TSSOPII |
| W9425G6JH-5I | IC DDR SDRAM 256MBIT 66TSOPII |
| W947D2HBJX5E | IC LPDDR SDRAM 128MBIT 90VFBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| W631GG8KB-11 | 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 1GBIT 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 1GBIT 78WBGA |
| W631GG8KB-12 | 制造商:Winbond Electronics Corp 功能描述:DRAM Chip DDR3 SDRAM 1G-Bit 128Mx8 1.5V 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 1GBIT 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 1GBIT 78WBGA |
| W631GG8KB-15 | 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 1GBIT 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 1GBIT 78WBGA |
| W632 | 制造商:LUMINIS 制造商全称:LUMINIS 功能描述:Wall mount |
| W632GG6KB-11 | 制造商:Winbond Electronics Corp 功能描述:IC DDR3 SDRAM 2GBIT 96WBGA |
发布紧急采购，3分钟左右您将得到回复。