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参数资料
| 型号： | DS34S132GN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 10/194页 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 676-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 40 |
| 功能： | TDM-over-Packet（TDMoP） |
| 接口： | TDMoP |
| 电路数： | 1 |
| 电源电压： | 1.8V, 3.3V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 676-BGA |
| 供应商设备封装： | 676-PBGA（27x27） |
| 包装： | 管件 |
| 其它名称： | 90-34S13+2N0 |
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
107 of 194
10.3.3.2 Jitter Buffer Status Register Interrupt Enables (JB.)
Table 10-12. Jitter Buffer Status Register Interrupt Enables (JB.)
JB. Field
Name
Addr (A:)
Bit [x:y] Type
Description
G0SRIE. A:0280h
Group 0 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBUIE
[7:0]
[7:0] rwc-_-i3
Jitter Buffer Underrun Interrupt Enable. For z = 0 to 7, the combination of
G0SRL[z] = 1 and G0SRIE[z] = 1, forces G.GSR6[0] = 1.
G1SRIE. A:0284h
Group 1 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBUIE
[15:8]
[7:0] rwc-_-i3
Jitter Buffer Underrun Interrupt Enable. For z = 0 to 7, the combination of
JB.G1SRL[z] = 1 and JB.G1SRIE[z] = 1, forces G.GSR6[1] = 1.
G2SRIE. A:0288h
Group 2 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBUIE
[23:16]
[7:0] rwc-_-i3
Jitter Buffer Underrun Interrupt Enable. For z = 0 to 7, the combination of
JB.G2SRL[z] = 1 and JB.G2SRIE[z] = 1, forces G.GSR6[2] = 1.
G3SRIE. A:028Ch
Group 3 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBUIE
[31:24]
[7:0] rwc-_-i3
Jitter Buffer Underrun Interrupt Enable. For z = 0 to 7, the combination of
JB.G3SRL[z] = 1 and JB.G3SRIE[z] = 1, forces G.GSR6[3] = 1.
G4SRIE. A:0290h
Group 4 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBUIE
[39:32]
[7:0] rwc-_-i3
Jitter Buffer Underrun Interrupt Enable. For z = 0 to 7, the combination of
JB.G4SRL[z] = 1 and JB.G4SRIE[z] = 1, forces G.GSR6[4] = 1.
G5SRIE. A:0294h
Group 5 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBUIE
[47:40]
[7:0] rwc-_-i3
Jitter Buffer Underrun Interrupt Enable. For z = 0 to 7, the combination of
JB.G5SRL[z] = 1 and JB.G5SRIE[z] = 1, forces G.GSR6[5] = 1.
G6SRIE. A:0298h
Group 6 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBUIE
[55:48]
[7:0] rwc-_-i3
Jitter Buffer Underrun Interrupt Enable. For z = 0 to 7, the combination of
JB.G6SRL[z] = 1 and JB.G6SRIE[z] = 1, forces G.GSR6[6] = 1.
G7SRIE. A:029Ch
Group 7 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBUIE
[63:56]
[7:0] rwc-_-i3
Jitter Buffer Underrun Interrupt Enable. For z = 0 to 7, the combination of
JB.G7SRL[z] = 1 and JB.G7SRIE[z] = 1, forces G.GSR6[7] = 1.
G8SRIE. A:02A0h
Group 8 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBUIE
[71:64]
[7:0] rwc-_-i3
Jitter Buffer Underrun Interrupt Enable. For z = 0 to 7, the combination of
JB.G8SRL[z] = 1 and JB.G8SRIE[z] = 1, forces G.GSR6[8] = 1.
G9SRIE. A:02A4h
Group 9 Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:8]
Reserved.
JBUIE
[79:72]
[7:0] rwc-_-i3
Jitter Buffer Underrun Interrupt Enable. For z = 0 to 7, the combination of
JB.G9SRL[z] = 1 and JB.G9SRIE[z] = 1, forces G.GSR6[9] = 1.
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| DS34T101_08 | 制造商:MAXIM 制造商全称:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T101_09 | 制造商:MAXIM 制造商全称:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
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