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参数资料
型号： DS34S132GN+
厂商： Maxim Integrated Products
文件页数： 78/194页
文件大小： 0K
描述： IC TDM OVER PACKET 676-BGA
产品培训模块： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装： 40
功能： TDM-over-Packet（TDMoP）
接口： TDMoP
电路数： 1
电源电压： 1.8V, 3.3V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 676-BGA
供应商设备封装： 676-PBGA（27x27）
包装： 管件
其它名称： 90-34S13+2N0
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
169 of 194
Table 10-69. RXP Bundle Status/Statistics Registers3
Bundle
Select
Register
Status Bits
Function
SAT/CES
Bundles
HDLC
Bundles
Clock-only
Bundles
CPU Debug
Bundles
B.BDSCR
B.BDSR1
JBLPDSL
Jitter Buffer Late Packet Discard
Yes
NA
PDC
RXP Pkt Discard Count1
Yes
NA
B.BDSR2
JBEC
Jitter Buffer Event Count1
Yes
NA
B.BDSR3
JBLL
Jitter Buffer Low Level
Yes
NA
JBHL
Jitter Buffer High Level
Yes
NA
B.BDSR4
GPRXC
Ethernet Good RXP Packet Count
Yes
NA
B.BDSR5
SCJPC
Jumped/Lost Packet Count
Yes
NA
B.BDSR6
SCRPC
Reorder/Out-of-Window Count
Yes
NA
B.BDSR7
SCPSESL
Payload Size/Sequence Error
Yes
NA
PLESL
Packet Length Error
Yes
NA
SCJBEPDSL
Early Pkt/Buffer overflow Discard
Yes
NA
JBCL
Jitter Buffer Current Level
Yes
NA
LBD
Control Word L-bit
Yes
NA
Yes
NA
RBD
Control Word R-bit
Yes
NA
Yes
NA
DMD
Control Word M-bits
Yes
NA
Yes
NA
FBD
Control Word Frag-bits
Yes
NA
B.BDSR8
SCMPC
Malformed Packet Count
Yes
NA
Yes
NA
B.BDSR9
SCRBPC
R-bit Packet Count
Yes
NA
Yes
NA
-
B.GxSRL
CWCDSL
Control Word Change
Yes
NA
Yes
NA
-
JB.GxSRL
JBU
Group Jitter Buffer Underrun/Playout
Yes
NA
-
Pn.PRSR1-4
CTSx
RXP CAS in Time Slot x
Yes
NA
Notes: 1 PC.CR1.PDCC and PC.CR1.JBECC select what conditions are counted by PDC and JBEC (respectively).
2 G.GCR.IPSE selects whether JB.GxSRL.JBU indicates Underrun or “Underrun and Start of Playout”.
3 The Bundle Status Registers do not function until a Bundle is released from Reset.
10.4.6 SDRAM Settings
Table 10-70. SDRAM Settings (EMI.)
Register
bits
Functional
Description
Total SDRAM Memory Size
Comments
128 Mbit
256 Mbit
512 Mbit
1024 Mbit
DCR2.TRFC
Refresh Pulse Period
0x1F
TRFC * 8ns (0x1F = 248 ns)
DCR2.DCL
CAS Latency
2
CAS Latency = 2
DCR2.DCW
Column Width
2
1
0
512 = 2; 1024 = 1; 2048 = 0
DCR2.DMS
Total External Memory
3
2
1
0
128= 3; 256= 2; 512= 1; 1024= 0
DCR2.DRRS
Repeat Refresh Time
0x10
DRRS * 512ns (0x10 = 8.192 us)
Table 10-71. SDRAM Starting Address Assignments (EMI.; all SDRAM sizes)
EMI Register
Description
Contents
Block size
Start Addr (Hex)
BMCR3.PRSO
RXP CPU Queue
512 RXP CPU Packets
8 Mbit
000.0000
BMCR3.PTSO
TXP CPU Queue
512 TXP CPU Packets
8 Mbit
080.0000
BMCR1.TXPSO
TXP Payload Queue
256 TXP Bundle Packet Payloads
16 Mbit
100.0000
BMCR1.TXHSO
TXP Header Descriptors
256 TXP Bundle Header Descriptors
1 Mbit
200.0000
BMCR2.JBSO
Jitter Buffer
256 RXP Bundle Jitter Buffers
to end of SDRAM
210.0000
Table 10-72. Example Max PDV (ms) for various PCT, JBMD and # of TS Combinations
PCT
JBMD
Setting
(Kbytes)
Number of Timeslots per Bundle
32
16
12
8
4
2
1
0.125 ms
256
451
812
1016
1354
2032
2709
3251
128
224
403
504
672
1008
1344
1612
64
110
198
248
330
496
661
793
32
53
96
120
160
240
320
384
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