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参数资料
| 型号： | DS34S132GN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 54/194页 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 676-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 40 |
| 功能： | TDM-over-Packet（TDMoP） |
| 接口： | TDMoP |
| 电路数： | 1 |
| 电源电压： | 1.8V, 3.3V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 676-BGA |
| 供应商设备封装： | 676-PBGA（27x27） |
| 包装： | 管件 |
| 其它名称： | 90-34S13+2N0 |
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
147 of 194
Pn. Field
Name
Addr (A:)
Bit [x:y] Type
Description
CTS30
[7:4] ros-_-_
CAS Time Slot 30 = CAS code received at TDM Port (Pn.PRCR2.CS) for TS 30
CTS31
[3:0] ros-_-_
CAS Time Slot 31 = CAS code received at TDM Port (Pn.PRCR2.CS) for TS 31
10.3.15.7Port n Receive Status Register Latches (Pn.)
Table 10-36. Port n Receive Status Register Latches (Pn.)
Pn. Field
Name
Addr (A:)
Bit [x:y] Type
Description
PRSRL.
A:2070h
Port Receive Status Register Latch. Default: 0x00.00.00.00
RSVD
[31:2]
Reserved.
BOSL
[1] rls-crw-i3
Buffer Overrun Status Latch = “1” indicates the receive TDM Port received data
faster than it could be processed (TXP payload data was lost).
COFASL
[0] rls-crw-i3
Change Of Frame Alignment Status Latch = “1” indicates a change of frame or
multi-frame timing error was detected (only valid for SFS = 1).
10.3.15.8Port n Receive Status Register Interrupt Enables (Pn.)
Table 10-37. Port n Receive Status Register Interrupt Enables (Pn.)
Pn. Field
Name
Addr (A:)
Bit [x:y] Type
Description
PRSRIE. A:2078h
Port Receive Status Register Interrupt Enable. Default: 0x00.00.00.00
RSVD
[31:2]
Reserved.
BOIE
[1] rwc-_-i3
Buffer Overrun Interrupt Enable. The combination of BOIE = 1 and
PRSRL.BOSL = 1 forces G.GSR1.PS = 1.
COFAIE
[0] rwc-_-i3
Change Of Frame Alignment Interrupt Enable. The combination of and
COFAIE = 1 and PRSRL.COFASL = 1 forces G.GSR1.PS = 1.
10.3.16 Timeslot Assignment Registers (TSAn.m.; “n” = TDM Port n; “m” = Timeslot m)
Table 10-38. Timeslot Assignment Registers (TSAn.m.; “n” = TDM Port n; “m” = Timeslot m)
TSAn.m.
Field Name
Addr (A:)
Bit [x:y]
Type
Description
CR.
A1:3000h
+n*0020h
+m*0004h
Configuration Register. Default: na (SRAM unknown values after reset)
RSVD
[31:17]
Reserved.
TSAS
[16] rwd-_-_
Timeslot Assigned Select = “1” = TDM Port “n” Timeslot “m” is assigned to the
Bundle # specified by BNS (“0” = unassigned/unused).
RSVD
[15:8]
Reserved.
BNS
[7:0] rwd-_-_
Bundle Number Select = Bundle # for TDM Port “n”, Timeslot “m” (for TSAS = 1).
Note: 1 There are 1024 TSAn.m. registers (32 TDM Ports * 32 Timeslots = 1024). The TSAn.m. address = 3000h+ (n*0020h +
m*0004h) where the TDM Port “n” varies from 0 to 0x1F and the TS “m” varies from 0 to 0x1F. In binary this can
viewed as 11.00P4P3.P2P1P0T4.T3T2T1T0 where P4P3P2P1P0 = 5-bit TDM Port # (0 – 31 decimal) and T4T3T2T1T0 = 5-
bit TS # (0 – 31 decimal; T1 does not use the values 24 – 31). For an Unstructured TDM Port (SAT or HDLC) TS 0
must be assigned.
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