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参数资料
| 型号： | DS34S132GN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 26/194页 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 676-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 40 |
| 功能： | TDM-over-Packet（TDMoP） |
| 接口： | TDMoP |
| 电路数： | 1 |
| 电源电压： | 1.8V, 3.3V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 676-BGA |
| 供应商设备封装： | 676-PBGA（27x27） |
| 包装： | 管件 |
| 其它名称： | 90-34S13+2N0 |
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
121 of 194
EMA. Field
Name
Addr (A:)
Bit [x:y]
Type
Description
RSVD
[5:0]
Reserved.
RSR2.
A:03F0h
Read Status Register 2. Default: 0x00.00.00.00
RSVD
[31]
Reserved.
RQL
[30:21] ros-_-_
Read Queue Level = # packets currently stored in SDRAM RXP CPU Queue.
RSVD
[20:19]
Reserved.
RQRP
[18:10] ros-_-_
Read Queue Read Pointer indicates which SDRAM RXP CPU Queue packet is
to be transferred next to the internal RXP CPU FIFO (0 to 512).
RFL
[9:0] ros-_-_
Read FIFO Level = # double words currently in the RXP CPU FIFO.
RSRL1.
A:03F4h
Read Status Register Latch 1. Default: 0x00.00.00.00
RSVD
[31:19]
Reserved.
RPNRSL
[18] rls-crw-i3
Read Preempted by New Request Status Latch = “1” indicates one or more
data transfers from the RXP CPU Queue to the RXP CPU FIFO were
preempted/corrupted by an invalid EMA.RCR.RPCRC transfer (wait until RFRS =
1 before beginning a new RPCRC = 6 transfer operation). The combination of
RPNRSL = 1 and RPNRIE = 1 forces G.GSR1.EMARS = 1.
RQOSL
[17] rls-crw-i3
Read Queue Overflow Status Latch = “1” = SDRAM RXP CPU Queue
overflow. One or more packets were discarded from the tail of the queue. The
combination of RQOSL = 1 and RQOIE = 1 forces G.GSR1.EMARS = 1.
RQNESL
[16] rls-crw-i3
Read Queue Not Empty Status Latch = “1” indicates one or more packets are
in the RXP CPU Queue waiting to be transferred to the RXP CPU FIFO. The
combination of RQNESL = 1 and RQNEIE = 1 forces G.GSR1.EMARS = 1.
RSVD
[15:8]
Reserved.
RFUSL
[7] rls-crw-i3
Read FIFO Underflow Status Latch = “1” indicates the RXP CPU FIFO was
read (EMRD) when no data was present in the FIFO (read when empty). The
combination of RFUSL = 1 and RFUIE = 1 forces G.GSR1.EMARS = 1.
RFRSL
[6] rls-crw-i3
Read FIFO Ready Status Latch = “1” indicates the last request to transfer data
from the SDRAM RXP CPU Queue to the RXP CPU FIFO (RPCRC = 6) is done.
The data is can be read at EMRD. The combination of RFRSL = 1 and RFRIE =
1 forces G.GSR1.EMARS = 1.
RTOSL
[5] rls-crw-i3
Reserved.
RSVD
[4:0]
Reserved.
RSRIE1.
A:03F8h
Read Status Register Interrupt Enable 1. Default: 0x00.00.00.00
RSVD
[31:19]
Reserved.
RPNRIE
[18] rwc-_-i3
Read Preempt by New Request Interrupt Enable. (see EMA.RSRL1.RPNRSL)
RQOIE
[17] rwc-_-i3
Read Queue Overflow Interrupt Enable. (see EMA.RSRL1.RQOSL)
RQNEIE
[16] rwc-_-i3
Read Queue Not Empty Interrupt Enable. (see EMA.RSRL1.RQNESL)
RSVD
[15:8]
Reserved.
RFUIE
[7] rwc-_-i3
Read FIFO Underflow Interrupt Enable. (see EMA.RSRL1.RFUSL)
RFRIE
[6] rwc-_-i3
Read FIFO Ready Interrupt Enable. (see EMA.RSRL1.RFRSL)
RTOIE
[5] rwc-_-i3
Reserved.
RSVD
[4:0]
Reserved.
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PDF描述 |
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参数描述 |
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| DS34T101_08 | 制造商:MAXIM 制造商全称:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T101_09 | 制造商:MAXIM 制造商全称:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
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