参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 101/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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Chapter 4: SDI Audio IP Cores
SDI Audio Extract MegaCore Function
MegaCore function.
Table 4–13. Audio Input and Output Signals
4–13
Signal
Width
Direction
Description
Set this clock to 3.072 MHz that is synchronous to the
extracted audio.
For SD-SDI inputs, this mode of operation limits the core to
aud_clk
[0:0]
Input
extracting audio that is synchronous to the video. For HD-SDI
inputs, you must generate this clock from the optional
48 kHz output or the audio must be synchronous to the
video.
Some audio receivers provide a word select output to align
the serial outputs of several audio extract cores. In these
aud_ws_in
[0:0]
Input
circumstances, assert this signal to control the output timing
of the audio extract externally, otherwise set it to 0 . This
signal must be a repeating cycle of high for 32 aud_clk
cycles followed by low for 32 aud_clk cycles.
The core asserts this data enable signal to indicate valid
aud_de
[0:0]
Output
information on the aud_ws and aud_data signals. In
synchronous mode, the core drives this signal high.
The core asserts this word select signal to provide framing
aud_ws
[0:0]
Output
for deserialization and to indicate left or right sample of
channel pair.
aud_data
[0:0]
Output
The core asserts this signal to extract the internal AES audio
Extract MegaCore function in SOPC Builder.
Table 4–14. Avalon-ST Audio Signals for SDI Audio Extract MegaCore Function
Signal
aud_clk
aud_ready
aud_valid
aud_sop
aud_eop
aud_channel
aud_data
February 2013
Altera Corporation
Width
[0:0]
[0:0]
[0:0]
[0:0]
[0:0]
[7:0]
[23:0]
Direction
Input
Input
Output
Output
Output
Output
Output
Description
Clocked audio clock. All the audio input signals are
synchronous to this clock.
Avalon-ST ready signal. Assert this signal when the
device is able to receive data.
Avalon-ST valid signal. The MegaCore function
asserts this signal when it outputs data.
Avalon-ST start of packet signal. The MegaCore
function asserts this signal when a frame starts.
Avalon-ST end of packet signal. The MegaCore
function asserts this signal when a frame ends.
Avalon-ST select signal. This signal indicates which
channel is selected.
Avalon-ST data bus. This bus transfers data.
Serial Digital Interface (SDI) MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
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| IP-SLITE2 | IP SERIALLITE II |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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