参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 106/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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4–18
Chapter 4: SDI Audio IP Cores
Clocked Audio Input MegaCore Function
Table 4–20. Avalon-ST Audio Signals (Part 2 of 2)
Signal
Width
Direction
Description
Avalon-ST start of packet signal. The MegaCore
aud_sop
[0:0]
Output
function asserts this signal when it is starting a new
frame.
aud_eop
aud_data
[0:0]
[23:0]
Output
Output
Avalon-ST end of packet signal. The MegaCore
function asserts this signal when it is ending a frame.
Avalon-ST data bus. The MegaCore function asserts
this signal to transfer data.
internal to the audio extract component.
Table 4–21. Direct Control Interface Signals
Signal
channel0
channel1
fifo_reset
fifo_status
Width
[7:0]
[7:0]
[7:0]
[0:0]
Direction
Input
Input
Input
Output
Description
Indicates the channel number of audio channel 1.
Indicates the channel number of audio channel 2.
Drive bit 7 high to reset the clocked audio input FIFO buffer.
Assert this signal when the clocked audio input FIFO buffer
overflows.
For register interface signals, refer to Table 4–7 . All SDI audio cores use the same
register interface signals.
Register Maps
MegaCore function.
Table 4–22. SDI Clocked Audio Input MegaCore Function Register Map
Bytes Offset
00h
01h
02h
03h
Channel 0 Register
Channel 1 Register
FIFO Status Register
FIFO Reset Register
Name
Table 4–23. SDI Clocked Audio Input MegaCore Function Register Map (Part 1 of 2)
Bit
Name
Access
Description
Channel 0 Register
7:0
Channel 0
RW
The user-defined channel number of audio channel 0.
Channel 1 Register
7:0
Channel 1
RW
The user-defined channel number of audio channel 1.
FIFO Status Register
7:0
FIFO status
RO
This sticky bit reports the overflow of the clocked audio input FIFO.
Serial Digital Interface (SDI) MegaCore Function
User Guide
February 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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