参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 42/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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3–12
Chapter 3: Functional Description
Block Description
Transceiver Clock
Figure 3–7. Receiver Clocking Scheme
Protocol Block (Receiver)
Transceiver Interface Block
Transceiver Block
rxclk
rxclk
gxb_refclk
rxclk
ALTGXB
rx_clkout
rxdata[19:0]
rxword[19:0]
rx_refclk
gxb_rxword[19:0]
rx_dataout[19:0]
rx_cruclk
cal_blk_clk
sdi_rx
(serial data in)
reconfig_clk
rx_serial_refclk
gxb2_cal_clk
sdi_reconfig_clk
Transceiver—Soft-Logic Implementation
The soft-logic implementation differs for the transmitter and the receiver.
Transmitter
For the transmitter, in the soft-logic transceiver a 10-bit parallel word is converted into
a serial data output format. A 10-bit shift register loaded at the word rate from the
encoder and unloaded at the bit rate of the LVDS output buffer is implemented for
that function. A PLL that multiplies a 27-MHz reference clock by ten provides the
bit-rate clock and enables jitter-controlled SDI transmit serialization.
Transmitter Clocks
The serializer requires a 270-MHz clock, which you can generate from an external
source ( tx_sd_refclk_270 ).
The 27-MHz parallel video clock ( tx_pclk ) samples and processes the parallel video
input.
Transmitter Clock Multiplexer Option
This is a new feature introduced in version 11.1. The transmitter block has the option
of receiving an additional reference clock to allow dynamic switching between the
1/1000 and 1/1.001 data rates. This feature is available in Arria II, Stratix IV, and
HardCopy IV devices.
By default, you can use the tx_serial_refclk for any normal SDI operations and the
tx_serial_refclk1 as an additional clock input parameter. You can then switch to the
clock source selected by using the transceiver dynamic reconfiguration.
Serial Digital Interface (SDI) MegaCore Function
User Guide
February 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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