参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 93/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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Chapter 4: SDI Audio IP Cores
SDI Audio Embed MegaCore Function
Table 4–3. Video Input and Output Signals (Part 2 of 2)
4–5
Signal
Bits
Direction
Description
This signal carries luma and chroma information.
This signal carries luma and chroma information.
SD-SDI:
■
■
[19:10] Unused
[9:0] Cb,Y, Cr, Y multiplex
vid_data
[19:0]
Input
HD-SDI and 3G-SDI Level A:
[19:10] Y
■
[9:0] C
■
3G-SDI Level B:
■
■
[19:10] Cb,Y, Cr, Y multiplex (link A)
[9:0] Cb,Y, Cr, Y multiplex (link B)
vid_out_datavalid
[0:0]
Output
The core drives this signal high during valid output
video clock cycles.
The core drives this signal high during the first 3FF
clock cycle of a video timing reference signal; the
vid_out_trs
[0:0]
Output
first two 3FF cycles for 3G-SDI Level B. This signal
provides easy connection to the Altera SDI MegaCore
function.
vid_out_ln
vid_out_data
[10:0]
[19:0]
Output
Output
The video line signal that provides for easy
connection to the Altera SDI MegaCore function.
The video output signal.
Table 4–4. Audio Input Signals
Signal
Width
Direction
Description
Set this clock to 3.072 MHz that is synchronous to the
extracted audio. In asynchronous mode, set this to any
frequency above 3.072 MHz. Altera recommends that you set
aud_clk
[2 N –1:0]
Input
this clock to 50 MHz.
For SD-SDI inputs, this mode of operation limits the core to
extracting audio that is synchronous to the video. For HD-SDI
inputs, this clock must either be generated from the optional
48 Hz output or the audio must be synchronous to the video.
Assert this data enable signal to indicate valid information on
aud_de
[2 N –1:0]
Input
the aud_ws and aud_data signals. In synchronous mode,
the core ignores this signal.
Assert this word select signal to provide framing for
aud_ws
[2 N –1:0]
Input
deserialization and to indicate left or right sample of channel
pair.
aud_data
[2 N –1:0]
Input
Internal AES data signal from the AES input module. Refer to
(1) N represents the number of audio groups.
February 2013
Altera Corporation
Serial Digital Interface (SDI) MegaCore Function
User Guide
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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