参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 99/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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Chapter 4: SDI Audio IP Cores
4–11
SDI Audio Extract MegaCore Function
A digital PLL synchronizes this created clock to a 24-kHz reference source. For the
HD-SDI embedded audio, the 24-kHz reference source is the embedded clock phase
information. For the SD-SDI embedded audio, where the embedded clock phase data
is not present, you can create the 24-kHz reference signal directly from the video
clock.
Figure 4–3. Clock Recovery Block Diagram
V ideo standard
v id_clk
Programma b le
Di v ide
SD
HD
24 KHz
Digital
PLL
3.072 MHz O u tp u t
Extracted
Clock Phase
a u dio data
Reco v ery
/12 8
Parameters
Table 4–10. SDI Audio Extract MegaCore Function Parameters
Parameter
Channel status RAM
Include error checking
Include status register
Include clock
Include Avalon-ST interface
Include Avalon-MM control
interface
Value
On or off
On or off
On or off
On or off
On or off
On or off
Description
Turn on to store the received channel status data.
Turn on to enable extra error-checking logic to use the error
status register.
Turn on to enable extra logic to report the audio FIFO status on
the fifo_status port or register.
Turn on to enable the logic to recover both a sample rate clock
and a 64 × sample rate clock.
With HD-SDI inputs, the core generates the output by using the
embedded clock phase information.
With SD-SDI inputs, the core generates this output by using the
counters running on the 27MHz video clock. This generation
limits the SD-SDI embedded audio to being synchronous to the
video.
Turn on to include the SDI Clocked Audio Input MegaCore.
When you turn on this parameter, the Avalon-ST interface
signals in Table 4–14 appear at the top level. Otherwise, the
audio input signals in Table 4–17 appear at the top level.
Turn on to include the Avalon-MM control interface.
When you turn on this parameter, the register interface signals
in Table 4–7 appear at the top level. Otherwise, the direct
control interface signals in Table 4–15 appear at the top level.
February 2013
Altera Corporation
Serial Digital Interface (SDI) MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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