参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 84/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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3–54
Chapter 3: Functional Description
Signals
operation.
Table 3–19. Transceiver Dynamic Reconfiguration Signals (Part 1 of 2)
Signal
SDI_RECONFIG_DONE
Direction
Input
Description
Indicates back to MegaCore function that reconfiguration has
finished. This signal is not required for PLL reconfiguration.
Data input for the embedded transceiver instance.
Data width:
For all devices except Arria V, Cyclone V, and Stratix V =
■
SDI_RECONFIG_TOGXB[3:0]
Input
■
SDI_RECONFIG_TOGXB[3] is negligible for Arria GX and
Stratix II GX.
■
For Arria V, Cyclone V, and Stratix V devices =
SDI_RECONFIG_TOGXB[(140N-1)]:0] or
SDI_RECONFIG_TOGXB[(70N-1)]:0] —if the receiver in the
interface settings is selected.
Clock input for the embedded transceiver instance.
SDI_RECONFIG_CLK
Input
This signal is not applicable for Arria V, Cyclone V, and Stratix V
devices.
Powers down and resets circuits in all transceiver instance.
SDI_GXB_POWERDOWN
SDI_START_RECONFIG
SDI_RECONFIG_FROMGXB (1) , (3) , (4)
RX_STD[1:0]
PLL_ARESET
PLL_CONFIGUPDATE
Serial Digital Interface (SDI) MegaCore Function
User Guide
Input
Output
Output
Output
Input
Input
This signal is not applicable for Arria V, Cyclone V, and Stratix V
devices.
Request from MegaCore function to start reconfiguration.
Data output from embedded transceiver instance.
Data width:
For all devices except Arria V, Cyclone V, and Stratix V =
■
SDI_RECONFIG_FROMGXB[(17N-1):0]
SDI_RECONFIG_FROMGXB[16:1] are negligible for Arria GX
■
and Stratix II GX
SDI_RECONFIG_FROMGXB[16:5] are negligible for
■
Cyclone IV GX
For Arria V, Cyclone V, and Stratix V devices =
■
SDI_RECONFIG_FROMGXB[(92N-1):0] or
SDI_RECONFIG_FROMGXB[(46N-1):0] if the receiver in the
interface settings is selected.
Receive video standard. 00 = SD-SDI, 01 = HD-SDI, 10 = 3G-SDI.
The SDI MegaCore function can recover both SMPTE 425M-A and
425M-B formatted streams. The receiver indicates which format it
detects by setting the level of the rx_std bus:
rx_std[1:0] = 2’b11 = 425M-A
■
rx_std[1:0] = 2’b10 = 425M-B
■
Drives the areset signal on the transceiver PLL to be
reconfigured. This signal indicates that the transceiver PLL must
be reset.
Drives the configupdate signal on the transceiver PLL to be
reconfigured.
February 2013 Altera Corporation
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PDF描述 |
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参数描述 |
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| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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