参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 110/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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4–22
Chapter 4: SDI Audio IP Cores
Avalon-ST Audio Interface
interface.
Figure 4–6. Audio Data and Audio Control Packets for Avalon-ST Audio Interface
Audio Data Packet ( 1 )
MSB
LSB
MSB
LSB
D0
AUX data (4 bits)
Audio data (20 bits)
...
D192 AUX data (4 bits)
Audio data (20 bits)
Audio Control Packet
V0
MSB
1st frame
of V bit
LSB
...
24th frame
of V bit
MSB
V7
LSB
...
192nd frame
of V bit
(1) The sequence of audio control packets begins with V bit, U bit, and finally C bit. The audio control packets for U and C bits are similar to V bits.
The Avalon-ST audio protocol separates the audio data from the control or status data
to facilitate audio data processing. The protocol defines that the data is packed LSB
first, which matches the AES3 data. The audio data size is configurable at compile
time and matches the audio data sample size. Including the aux, the audio data word
would be 24 bits.
In Avalon-ST audio, the data is packed as 24 bit symbols, typically with 1 symbol per
beat [23:0]. The core transmits the audio control data as a packet after the audio data
to meet the latency requirements.
The packet type identifier defines the packet type. The packet type identifier is the
first value of any packet, when the start of packet signal is high. The audio data packet
identifier is 0×A and the audio control data packet identifier is 0×E. Table 4–29 lists
the packet types.
Table 4–29. Avalon-ST Packet Types
Type Identifier
0
1–8
10
14
15
9–15
Video data packet
User packet types
Audio data packet
Audio control data packet
Video control data packet
Reserved
Description
The preamble data, XYZ from AES, describes whether the data is at the start of a block
and which channel the audio refers to. In Avalon-ST audio protocol, you are not
required to transport the preamble data because the information stored in the data is
described by the start of packet, end of packet, and channel signals.
Serial Digital Interface (SDI) MegaCore Function
User Guide
February 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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