参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 70/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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3–40
Chapter 3: Functional Description
Signals
Table 3–12. Receiver Clock Signals (Part 2 of 2)
Signal
rx_coreclk
refclk_rate (2)
gxb_tx_clkout
rx_clk
rx_sd_oversample_clk_out
rx_video_format
Direction
Input
Input
Output
Output
Output
Output
Description
Receiver controller clock input. For Cyclone IV GX devices only. The
frequency of this clock must be the same as rx_serial_refclk .
Because of hardware constraint, the transceiver PLL and core logic
cannot share the same clock input pin if they use transceiver PLL6
and PLL7.
This signal is related to the rx_video_format signal. Detects the
received video standard. Set input to 0 for a 148.35-MHz receiver
serial reference clock. Set input to 1 for 148.5-MHz RX serial
reference clock.
Transmitter clock out of transceiver. This clock is the output of the
voltage-controlled oscillator (VCO) and is used as a parallel clock for
the transmitter. It connects internally to the tx_clkout signal of the
ALTGX or ALT2GXB megafunction.
Transceiver CDR clock.
67.5-MHz oversample clock output for cascading MegaCore
functions. SD-SDI only.
This signal is related to the refclk_rate signal. Indicates the
format for the received video. The rx_video_format value is valid
after the frame locked signal is asserted.
For more information about the video specification, refer to
(1) You must tie the tx_serial_refclk and rx_serial_refclk signals together if you generate an SDI duplex using the Stratix V or Arria V
devices.
(2) For Cyclone IV GX devices, set the refclk_rate according to the rx_coreclk frequency.
Table 3–13. Transmitter Clock Signals
Signal
tx_pclk
tx_serial_refclk (1)
tx_serial_refclk1
Direction
Input
Input
Input
Description
Transmitter parallel clock input. For SD-SDI = 27 MHz;
for HD-SDI = 74 MHz and for 3G-SDI = 148.5 MHz.
Optional port for transceiver reference clock input. Low jitter. Similar
to tx_serial_refclk . Only available for Arria II, Stratix IV GX, and
HardCopy IV GX devices.
(1) You must tie the tx_serial_refclk and rx_serial_refclk signals together if you generate an SDI duplex using Arria V or Stratix V
devices.
Serial Digital Interface (SDI) MegaCore Function
User Guide
February 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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