参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 71/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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Chapter 3: Functional Description
Signals
Table 3–14. Transceiver PHY Management Signals (1)
3–41
Signal
phy_mgmt_clk
phy_mgmt_clk_reset
Direction
Input
Input
Description
Avalon-MM clock input for the transceiver PHY management
interface. Use the same clock for the PHY management interface and
transceiver reconfiguration. The frequency range is 100-125 MHz to
meet the specification of the transceiver reconfiguration clock.
Reset signal for the transceiver PHY management interface. This
signal is active high and level sensitive. This signal can be tied to the
same reset port as tx_rst or rx_rst signal in simplex mode.
In duplex mode, this reset signal acts as a global reset for both the
transmitter and receiver. If you require a different reset for the
transmitter and receiver, separate this signal from the tx_rst and
rx_rst signal.
(1) The transceiver PHY management clock and reset signals are available for Stratix V and Arria V devices only.
Table 3–15. Soft Transceiver Clock Signals
Signal
rx_sd_refclk_337
rx_sd_refclk_337_90deg
rx_sd_refclk_135
tx_sd_refclk_270
Direction
Input
Input
Input
Input
Description
Soft transceiver 337.5-MHz sampling clock.
Soft transceiver 337.5-MHz sampling clock with 90 ° phase shift.
Soft transceiver 135-MHz parallel clock for receiver.
Soft transceiver 270-MHz parallel clock for transmitter.
Table 3–16. Interface Signals (Part 1 of 5)
Signal
enable_crc
enable_hd_search
enable_sd_search
enable_3g_search
enable_ln
en_sync_switch
Width
[( N – 1):0]
1
1
1
[( N – 1):0]
1
Direction
Input
Input
Input
Input
Input
Input
Description
Enables CRC insertion for HD-SDI and 3G-SDI.
Enables search for HD-SDI signal in dual or triple standard
mode.
Enables search for SD-SDI signal in dual or triple standard
mode.
Enables search for 3G-SDI signal in triple standard mode.
Enables line number insertion for HD-SDI and 3G-SDI
modes.
Enables aligner and format blocks to realign immediately
so that the downstream is completely non-disruptive.
Reset signal, which holds the receiver in reset. It must be
synchronous to rx_serial_refclk clock domain for the
receiver. Issues a reset to the SDI MegaCore function after
rst_rx
1
Input
power-up to ensure reliable operation. Refer to
For HD-SDI dual link receiver, assert this signal when both
link A and link B are ready for the first time.
February 2013
Altera Corporation
Serial Digital Interface (SDI) MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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