参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 81/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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Chapter 3: Functional Description
Signals
Table 3–18. Status Signals (Part 2 of 2)
3–51
Signal
Width
Direction
Description
Receiver status:
■
■
■
■
■
■
■
■
■
rx_status[10] dual link ports aligned
rx_status[9] link B frame locked
rx_status[8] link B TRS locked (six consecutive TRSs
with same timing)
rx_status[7] link B alignment locked (a TRS has been
spotted and word alignment performed)
rx_status[6] link B receiver in reset
rx_status[5] link B transceiver PLL locked
rx_status[4] link A Frame locked
rx_status[3] link A TRS locked (six consecutive TRSs
with same timing)
rx_status[2] link A alignment locked (a TRS has been
spotted and word alignment performed)
rx_status
[10:0]
Output
■
rx_status[1] link A receiver in reset
■
rx_status[0] link A transceiver PLL locked
For non HD-SDI dual link versions, only bits [4:0] are
active.
For transceiver only receiver block in HD-SDI dual link
versions, only bits [6:5] and [1:0] are active.
This signal is active high for Stratix GX devices and active
low for other Altera transceiver-based device families. This
signal indicates lock of the PLL when the transceiver is
training from a refclk source. This signal may oscillate
when the transceiver is correctly locked to the incoming data
in HD-SDI or 3G-SDI modes. In SD-SDI modes, remain this
signal at PLL locked at all times.
For rx_status[3] and rx_status[8] , the TRS spacing is
not required to meet a particular SMPTE standard, but it
must be consistent over time for this signal to remain active.
Transmitter status, which indicates the transmitter PLL has
tx_status
[( N – 1):0]
Output
locked to the tx_serial_refclk signal. This signal is
active high for Stratix GX devices and active low for other
Altera transceiver-based device families.
February 2013
Altera Corporation
Serial Digital Interface (SDI) MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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