参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 107/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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Chapter 4: SDI Audio IP Cores
Clocked Audio Output MegaCore Function
Table 4–23. SDI Clocked Audio Input MegaCore Function Register Map (Part 2 of 2)
4–19
Bit
Name
Access
Description
FIFO Reset Register
6:0
7
Unused
FIFO reset
WO
WO
Reserved.
Resets the clocked audio FIFO.
Clocked Audio Output MegaCore Function
The Clocked Audio Output MegaCore function accepts clocked Avalon-ST audio and
converts to audio in modified AES formats.
Parameters
Audio Output MegaCore function.
Table 4–24. SDI Clocked Audio Output MegaCore Function Parameters
Parameter
FIFO size
Include Avalon-MM control
interface
Value
3–10
On or Off
Description
Defines the internal FIFO depth.
For example, a value of 3 means 2 3 = 8.
Turn on to include the Avalon-MM control interface.
When you turn on this parameter, the register interface signals
in Table 4–7 appear at the top level. Otherwise, the direct
control interface signals in Table 4–6 appear at the top level.
Signals
the SDI Clocked Audio Output MegaCore function in SOPC Builder.
Table 4–25. Audio Input and Output Signals
Signal
aes_clk
aes_de
aes_ws
aes_data
Width
[0:0]
[0:0]
[0:0]
[0:0]
Direction
Input
Output
Output
Output
Description
Audio input clock.
Audio data enable.
Audio word select.
Audio data output in internal AES format.
Audio Output MegaCore function in SOPC Builder.
Table 4–26. Avalon-ST Audio Signals (Part 1 of 2)
Signal
aud_clk
aud_ready
February 2013
Altera Corporation
Bits
[0:0]
[0:0]
Direction
Input
Output
Description
Clocked audio clock. All the audio input signals are
synchronous to this clock.
Avalon-ST ready signal. Assert this signal when the
device is able to receive data.
Serial Digital Interface (SDI) MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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