参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 130/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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A–8
Appendix A: Constraints
Constraints for the SDI Soft Transceiver
Non Cyclone Devices
These constraints apply to all device families (excluding Cyclone, but including
Cyclone II , Cyclone III and Cyclone IV devices) that are configured to use a soft
transceiver for their receivers.
Define the following setup and hold relationship between the 135-MHz clocks and the
337.5-MHz zero-degree clocks:
■
■
Setup—1.5 clocks (4.43 ns) from the 337.5-MHz zero-degree clock to the 135-MHz
clock
Hold—zero clocks from the 337.5-MHz clock to the 135-MHz clock
If you choose to include the PLLs inside the MegaCore function, modify the following
constraints and apply them to your design. Alternatively, apply similar constraints to
the clocks connected to the rx_sd_refclk_337 and rx_sd_refclk_135 signals on your
SDI MegaCore function.
Classic Timing Analyzer
Use the following constraints for the Classic timing analyzer:
set_instance_assignment -name SETUP_RELATIONSHIP "4.43 ns" -from
“<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_
inst|sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpl
l_component|_clk0" -to
"<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_
inst|sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpl
l_component|_clk2"
set_instance_assignment -name HOLD_RELATIONSHIP "0 ns" -from
"<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_
inst|sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpl
l_component|_clk0" -to
"<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_
inst|sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpl
l_component|_clk2"
TimeQuest Timing Analyzer
Use the following constraints for the TimeQuest timing analyzer:
set_max_delay 4.43 -from
{<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_
inst|sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpl
l_component|_clk0} -to
{<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_
inst|sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpl
l_component|_clk2}
set_min_delay 0 -from {
<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_i
nst|sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpll
_component|_clk0} -to
{<your_megacore:your_megacore_inst>|sdi_megacore_top:sdi_megacore_top_
inst|sdi_clocks:u_sdi_clocks|stratix_c2_pll_sclk:u_rx_pll|altpll:altpl
l_component|_clk2}
Serial Digital Interface (SDI) MegaCore Function
User Guide
February 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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