参数资料
| 型号： | IP-SDI |
| 厂商： | Altera |
| 文件页数： | 63/140页 |
| 文件大小： | 0K |
| 描述： | IP VIDEO INTERFACE - SDI |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 视频系统用串行数字接口 |
| 许可证： | 初始许可证 |
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Chapter 3: Functional Description
3–33
Block Description
logic, and the expected output of some of the ALT2GXB_RECONFIG signals.
Figure 3–21. Handshaking Between SDI MegaCore Function and ALT2GXB_RECONFIG Signals
1 2
3
4
5
SDI MegaCore Ports
SDI_START_RECONFIG
RX_STD[1:0]
SDI_RECONFIG_DONE
ALT2GXB_RECONFIG Ports
RECONFIG_DATA
V ALID
ROM_ADDRESS
0
1
...
26
27
CHANNEL_RECONFIG_DONE
RECONFIG_TO_GXB
The following sequence of events occur for handshaking to the reconfiguration logic:
1. The SDI MegaCore function sets rx_std[1:0] to the desired video standard. This
action is performed as part of the video standards detection algorithm.
2. The SDI MegaCore function asserts SDI_START_RECONFIG to make a
reconfiguration request.
3. The user logic sets SDI_RECONFIG_DONE to 0, which indicates to the MegaCore
function that the reconfiguration is in progress.
4. When the reconfiguration has been performed, the user logic sets the
SDI_RECONFIG_DONE to logic 1, which indicates to the SDI MegaCore function to
start locking to the incoming data.
5. The SDI MegaCore function sets the SDI_START_RECONFIG line to 0 to indicate that
the request is completed and acknowledged.
1
The CRC error signal is asserted during the reconfiguration of the
transceiver in the receiver. The assertion of the CRC error signal is normal
during receiver reconfiguration as the receiver protocol is interrupted.
Transceiver Dynamic Reconfiguration with PLL Reconfiguration Mode—
Cyclone IV GX
To implement transceiver dynamic reconfiguration for dual and triple standard SDI
using Cyclone IV GX devices, you can also use PLL reconfiguration mode. To
reprogram Cyclone IV GX device family with PLL reconfiguration mode, you must
include the ALTPLL_RECONFIG megafunction in your design. You can get this
parameterization from the
simulation\modelsim\trsdi_c4gx\pll_reconfig\testbench\pattern_gen directory
in the example simulation.
February 2013
Altera Corporation
Serial Digital Interface (SDI) MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
| IP-SRAM/QDRII | IP QDRII SRAM CONTROLLER |
| IP-VITERBI/SS | IP VITERBI LOW-SPEED |
| IP4220CZ6,125 | IC USB DUAL ESD PROTECT 6TSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IP-SDI-II | 功能描述:开发软件 SDI II Video MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR2 | 功能描述:开发软件 DDR2 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/DDR3 | 功能描述:开发软件 DDR3 SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-SDRAM/HPDDR | 功能描述:开发软件 DDR SDRAM Control MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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