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参数资料
| 型号： | S5933QE |
| 厂商： | APPLIEDMICRO INC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PQFP160 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 102/176页 |
| 文件大小： | 823K |
| 代理商： | S5933QE |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页当前第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页
3-39
PCI CONFIGURATION REGISTERS
S5933
BUILT-IN SELF-TEST REGISTER (BIST)
Register Name:
Built-in Self-Test
Address Offset:
0Fh
Power-up value:
00h
Boot-load:
External nvRAM/EPROM
offset 04Fh
Attribute:
D7, D5-0 Read Only, D6 as
PCI bus write only
Size:
8 bits
The Built-In Self-Test (BIST) register permits the
implementation of custom, user-specific diagnostics.
This register has four fields as depicted in Figure 10.
Bit 7, when set signifies that this device supports a
built-in self test. When bit 7 is set, writing a 1 to bit 6
will commence the self test. In actuality, writing a 1 to
bit 6 produces an interrupt to the Add-On interface.
Bit 6 will remain set until cleared by a write operation
to this register from the Add-On bus interface. When
bit 6 is reset it is interpreted as completion of the self-
test and an error is indicated by a non-zero value for
the completion code (bits 3:0).
Figure 10. Built-In Self Test Register
Table 21. Built-In Self-Test Register
Bit
Description
7
BIST Capable. This bit indicates that the Add-On device supports a built-in self-test when a one is
returned. A zero should be returned if this self test feature is not desired. This field is read only
from the PCI interface.
6
Start BIST. Writing a 1 to this bit indicates that the self-test should commence. This bit can only be
written when bit 7 is a 1. When bit 6 becomes set, an interrupt is issued to the Add-On interface. Other
than through the reset pin, Bit 6 can only be cleared by a write to this element from the Add-On bus
interface as outlined in Section 6.5. The PCI bus specification requires that this bit be cleared within
2 seconds after being set, or the device will be failed.
5:4
Reserved. These bits are reserved. This field will always return zeros.
3:0
Completion Code. This field provides a method for detailing a device-specific error. It is considered
valid when the Start BIST field (bit 6) changes from 1 to 0. An all-zero value for the completion code
indicates successful completion.
7
0
X
1
X
2
X
3
X
4
0
5
0
6
0
X
Bit
Value
User defined
Completion Code (RO)
Reserved (RO)
Start BIST (WO)
BIST Capable (RO)
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PDF描述 |
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参数描述 |
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