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参数资料
| 型号： | S5933QE |
| 厂商： | APPLIEDMICRO INC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PQFP160 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 92/176页 |
| 文件大小： | 823K |
| 代理商： | S5933QE |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页当前第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页
3-30
S5933
PCI CONFIGURATION REGISTERS
Bit
Description
Table 5. PCI Status Register
15
Detected Parity Error. This bit is set whenever a parity error is detected. It functions independently
from the state of Command Register Bit 6. This bit may be cleared by writing a 1 to this location.
14
Signaled System Error. This bit is set whenever the device asserts the signal SERR#. This bit can be
reset by writing a 1 to this location.
13
Received Master Abort. This bit is set whenever a bus master abort occurs. This bit can be reset by
writing a 1 to this location.
12
Received Target Abort. This bit is set whenever this device has one of its own initiated cycles
terminated by the currently addressed target. This bit can be reset by writing a 1 to this location.
11
Signaled Target Abort. This bit is set whenever this device aborts a cycle when addressed as a target.
This bit can be reset by writing a 1 to this location.
10:9
Device Select Timing. These bits are read-only and define the signal behavior of DEVSEL# from this
device when accessed as a target.
8
Data Parity Reported. This bit is set upon the detection of a data parity error for a transfer involving
the S5933 device as the master. The Parity Error Enable bit (D6 of the Command Register) must be
set in order for this bit to be set. Once set, it can only be cleared by either writing a 1 to this location
or by the assertion of the signal RESET#.
7
Fast Back-to-back Capable. When equal to 1, this indicates that the device can accept fast back-to-
back cycles as a target.
6:0
Reserved. Equal all 0’s.
相关PDF资料 |
PDF描述 |
|---|---|
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| S6A0069 | 16 X 40 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC80 |
| S6A0078 | 34 X 120 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC183 |
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相关代理商/技术参数 |
参数描述 |
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| S59355QRC | 制造商:AppliedMicro 功能描述: |
| S5935QF | 制造商:AMCC 制造商全称:Applied Micro Circuits Corporation 功能描述:PCI Product |
| S5935QRC | 制造商:AppliedMicro 功能描述:PCI Master Device 160-Pin PQFP |
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