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参数资料
| 型号： | S5933QE |
| 厂商： | APPLIEDMICRO INC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PQFP160 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 90/176页 |
| 文件大小： | 823K |
| 代理商： | S5933QE |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页当前第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页
3-28
S5933
PCI CONFIGURATION REGISTERS
Table 4. PCI Command Register
15:10
Reserved. Equals all 0’s.
9
Fast Back-to-Back Enable. The S5933 does not support this function. This bit must be set to zero.
This bit is cleared to a 0 upon RESET#.
8
System Error Enable. When this bit is set to 1, it permits the S5933 controller to drive the open drain
output pin, SERR#. This bit is cleared to 0 upon RESET#. The SERR# pin driven active normally
signifies a parity error on the address/control bus.
7
Wait Cycle Enable. This bit controls whether this device does address/data stepping. Since the S5933
controller never uses stepping, it is hardwired to 0.
6
Parity Error Enable. This bit, when set to a one, allows this controller to check for parity errors. When
a parity error is detected, the PCI bus signal PERR# is asserted. This bit is cleared (parity testing
disabled) upon the assertion of RESET#.
5
Palette Snoop Enable. This bit is not supported by the S5933 controller and is hardwired to 0. This
feature is used solely for PCI-based VGA devices.
4
Memory Write and Invalidate Enable. This bit allows certain Bus Master devices to use the Memory
Write and Invalidate PCI bus command when set to 1. When set to 0, masters must use the Memory
Write command instead. The S5933 controller does not support this command when operated as a
master and therefore it is hardwired to 0.
3
Special Cycle Enable. Devices which are capable of monitoring special cycles can do so when this
bit is set to 1. The S5933 controller does not monitor (or generate) special cycles and this bit is
hardwired to 0.
2
Bus Master Enable. This bit, when set to a one, allows the S5933 controller to function as a bus master.
This bit is initialized to 0 upon the assertion of signal pin RESET#.
1
Memory Space Enable. This bit allows the S5933 controller to decode and respond as a target for
memory regions that may be defined in one of the five base address registers. This bit is initialized
to 0 upon the assertion of signal pin RESET#.
0
I/O Space Enable. This bit allows the S5933 controller to decode and respond as a target to I/O cycles
which are to regions defined by any one of the five base address registers. This bit is initialized to 0
upon the assertion of signal pin RESET#.
Bit
Description
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