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参数资料
| 型号： | S5933QE |
| 厂商： | APPLIEDMICRO INC |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PQFP160 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 38/176页 |
| 文件大小： | 823K |
| 代理商： | S5933QE |
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3-145
PASS-THRU OVERVIEW
S5933
Clock 4: If Add-On logic requires more time to write
the Pass-Thru data register (slower
memory or peripherals), PTRDY# can be
delayed, extending the cycle. PTRDY#
asserted at the rising edge of clock 4
causes PTATN# to be immediately
deasserted and the Pass-Thru access is
completed at clock 5.
Clock 5: PTATN# and PTBURST# deasserted at
the rising edge of clock 5 indicates the
Pass-Thru access is complete. The S5933
can accept new Pass-Thru accesses from
the PCI bus at clock 6.
Pass-Thru Burst Writes
A Pass-Thru burst write operation occurs when a PCI
initiator writes multiple values to a Pass-Thru region.
A PCI burst cycle consists of an address phase and
multiple data phases. During the address phase of
the PCI transfer, the S5933 stores the PCI address
into the Pass-Thru Address Register (APTA). If the
S5933 determines that the address is within one of
its defined Pass-Thru regions, it captures the PCI
data into the Pass-Thru Data Register (APTD). After
the Add-On completes each read from the Pass-Thru
data register (asserts PTRDY#), the next data phase
is initiated.
Figure 4 shows a 6 data phase Pass-Thru burst write
(Add-On read). In this case, the Add-On asserts
PTADR# and then reads multiple data phases from
the S5933. This works well for Add-On logic which
supports burst cycles. If the Add-On logic does not
support burst accesses, PTADR# may be pulsed be-
fore each data phase. The S5933 automatically in-
crements the address in the APTA register during
PCI burst cycles. In this example PTRDY# is always
asserted, indicating Add-On logic is capable of ac-
cepting data at a rate of one DWORD per clock
cycle.
Clock 0: PCI address information is stored in the
S5933 Pass-Thru Address Register.
Clock 1: The PCI address is recognized as an
access to Pass-Thru region 1. PCI data for
the first data phase is stored in the S5933
Pass-Thru Data Register. PTATN# is
asserted by the S5933 to indicate a Pass-
Thru access is occurring.
Clock 2: Pass-Thru status signals indicate what
action is required by Add-On logic. Pass-
Thru status outputs are valid when
PTATN# is active and are sampled by the
Add-On at the rising edge of clock 2.
Figure 3. Single Cycle Pass-Thru Read with PTADR#
BPCLK
012345
0h
1
2Ch
0h
PTATN#
PTBURST#
PTNUM[1:0]
PTWR
PTBE[3:0]#
SELECT#
ADR[6:2]
BE[3:0]#
WR#
DQ[31:0]
PTRDY#
PTADR#
PT ADDR
PT DATA
PCI Read cycle completed
Data stored in Pass-Thru
data register
6
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