参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 108/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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4–58
■
Chapter 4: Functional Description
Logical Layer Modules
Error Management module that reports detected errors, including the following
errors:
■
■
Unexpected response (a response packet was received, but its TransactionID
does not match any pending request that is waiting for a response).
Request time-out (an outbound DOORBELL request did not receive a response
from the target device).
Figure 4–30. Doorbell Module Block Diagram
To Register Mod u le
From I/O Sla v e Mod u le
Door b ell Logical Mod u le
Error
Management
From
Transport
Layer
Mod u le
Sink
Rx Control
Rx
FIFO
Register
and
FIFO
Ackno w ledge
RAM
Tx
Timeo u t
Tx Completion
FIFO
Interface
A v alon-MM
Sla v e
IRQ
System
Interconnect
Fa b ric
To
Transport
Layer
Mod u le
So u rce
Tx O u tp u t
FIFO
Tx
FIFO
Tx Staging
FIFO
Preserving Transaction Order
If you select Prevent doorbell messages from passing write transactions in the
RapidIO parameter editor, each DOORBELL message from the Avalon-MM interface is
kept in the Tx staging FIFO until all I/O write transactions that started on the write
Avalon-MM slave interface before this DOORBELL message arrived on the Doorbell
module Avalon-MM interface have been transmitted to the Transport layer. An I/O
write transaction is considered to have started before a DOORBELL transaction if the
io_s_wr_write and io_s_wr_chipselect signals are asserted while the
io_s_wr_waitrequest signal is not asserted, on a cycle preceding the cycle on which
the drbell_s_write and drbell_s_chipselect signals are asserted for writing to the
Tx Doorbell register while the drbell_s_waitrequest signal is not asserted.
If you do not select Prevent doorbell messages from passing write transactions in
the RapidIO parameter editor, the Doorbell Tx staging FIFO is not configured in the
RapidIO IP core.
Doorbell Message Generation
To generate a DOORBELL request packet on the RapidIO serial interface, follow these
1. Optionally enable interrupts by writing the value 1 to the appropriate bit of the
Doorbell Interrupt Enable register ( Table 6–66 ).
RapidIO MegaCore Function
User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
| IPRL6 | 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM WHT |
| IP-RLDII/UNI | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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