参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 29/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 2: Getting Started
2–7
Qsys Design Flow
f For information about the Altera Transceiver Reconfiguration Controller, refer to the
For information about the number of reconfiguration interfaces you must
configure in your Arria V, Cyclone V, or Stratix V dynamic reconfiguration block,
refer to the descriptions of the reconfig_togxb and reconfig_fromgxb signals in
editor tells you the required number of reconfiguration interfaces.
4. If you intend to simulate your Qsys system, on the Generation tab, turn on Create
simulation model and select Verilog HDL or VHDL to generate a functional
simulation model.
5. Click Generate to generate the system. Qsys generates the system and produces
the < system_name > .qip file that contains the assignments and information required
to process the IP core or system in the Quartus II Compiler.
6. In the Quartus II software, on the Project menu, click Add/Remove Files in
Project .
7. In the Settings dialog box, under Category , highlight Files .
8. Browse to the .qip file and add it to your project.
9. For Arria II GX, Arria II GZ, and Stratix IV GX designs, after you generate the
system, you must create assignments for the high-speed transceiver VCCH
settings by following these instructions:
a. In the Quartus II window, on the Assignments menu, click Assignment Editor .
b. In the <<new>> cell in the To column, type the top-level signal name for your
RapidIO IP core instance td signal.
c. Double-click in the Assignment Name column and click I/O Standard .
d. Double-click in the Value column and click your standard (for example, 1.5-V
PCML) .
e. In the new <<new>> row, repeat steps b to d for your RapidIO IP core instance
rd signal.
10. .If you want to modify the high-speed transceiver settings, you must edit the
existing ALTGX megafunction in the MegaWizard Plug-In Manager.
Simulating the System
During system generation, Qsys optionally generates a RapidIO functional simulation
model in the HDL you specify. In addition, you can simulate the static RapidIO link
loopback module that is provided in the Verilog HDL. This static module is a design
example located in
< Quartus II installation directory > \ip\altera\rapidio\lib\rio\qsys_cust_demo . For
The RapidIO IP core you generate in the Qsys flow is a hw.tcl-based IP core.
Qsys chapter in volume 1 of the Quartus II Handbook .
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
| IPRL6 | 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM WHT |
| IP-RLDII/UNI | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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