参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 112/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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4–62
Chapter 4: Functional Description
Logical Layer Modules
In cycle 0, the user logic indicates to the RapidIO IP core that it is ready to receive a
packet transfer by asserting gen_rx_ready . In cycle 1, the IP core asserts gen_rx_valid
and gen_rx_startofpacket . During this cycle, gen_rx_size is valid and indicates that
five cycles are required to transfer the packet. Table 4–18 shows the RapidIO header
fields and the payload carried on the gen_rx_data bus in each cycle.
Table 4–18. RapidIO Header Fields and gen_rx_data Bus Payload (Part 1 of 2)
Cycle
1
Field
ackID
rsvd
CRF
prio
tt
ftype
destinationID
sourceID
ttype
gen_rx_data bus
[63:59]
[58:57]
[56]
[55:54]
[53:52]
[51:48]
[47:40]
[39:32]
[31:28]
Value
5'h00
2'h0
1'b0
2'h0
2'h0
4'h5
8'haa
8'hcc
4'h4
Comment
Indicates 8-bit device IDs.
A value of 5 indicates a Write Class packet.
The value of 4 indicates a NWRITE transaction.
The wrsize and wdptr values encode the
maximum size of the payload field. In this example,
wrsize
[27:24]
4'hc
they decode to a value of 32 bytes. For details, refer
to Table 4-4 in Part 1: Input/Output Logical
Specification of the RapidIO Interconnect
Specification, Revision 2.1
srcTID
[23:16]
8'h00
The 29 bit address composed is 29’hb4b5959 .
address[28:13]
[15:0]
16'h5a5a
This becomes 32'h5a5acac8 , the double-word
physical address.
address[12:0]
[63:51]
13'h1959
wdptr
[50]
1'b0
See description for the size field.
2
3
xamsbs
Payload Byte0,1
Payload Byte2,3
Payload Byte4,5
Payload Byte6,7
Payload Byte8,9
Payload
Byte10,11
Payload
Byte12,13
[49:48]
[47:32]
[31:16]
[15:0]
[63:48]
[47:32]
[31:16]
[15:0]
2'h0
16'h0001
16'h0203
16'h0405
16'h0607
16'h0809
16'h0a0b
16'h0c0d
RapidIO MegaCore Function
User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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