参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 124/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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5–2
Table 5–3. Avalon System Clock
Chapter 5: Signals
Physical Layer Signals
Design Flow
MegaWizard Plug-In Manager
Qsys
Signal
sysclk
clock
Direction
Input
Input
Description
Avalon system clock
Avalon system clock
Exported by
Qsys
—
no
(1) In the Qsys design flow, you connect this clock inside Qsys. If you connect it to an external clock, a port with the name of that external clock is
added to your Qsys system and this clock is connected to it. Qsys allows you to specify the external name for the clock signal.
(2) You must ensure that you drive this clock from a clock source that is running reliably when the RapidIO IP core comes out of reset.
Table 5–4. Reference Clock
Signal
clk
Direction
Input
Physical layer reference clock
Description
Exported by
Qsys
no (1)
Note to Table 5–4 :
(1) In the Qsys design flow, you connect this clock inside Qsys or export it. Qsys allows you to specify the external name for the clk signal.
Table 5–5. Global Signals (Part 1 of 2)
Signal
Direction
Description
Exported by
Qsys
Active-low system reset. In variations that implement only the Physical layer, this
reset signal is associated with the reference clock. In variations with a Transport
layer this reset is associated with the Avalon system clock.
reset_n can be asserted asynchronously, but must stay asserted at least one
clock cycle and must be de-asserted synchronously with the clock with which it is
associated. Refer to Figure 4–4 on page 4–11 for a circuit that shows how to
enforce synchronous deassertion of reset_n .
Altera recommends that you apply an explicit 1 to 0 transition on the reset_n
reset_n
Input
input port in simulation, to ensure that the simulation model is properly reset.
In the Qsys flow, this signal is named clock_reset by default.
In Arria V, Cyclone V, and Stratix V devices, the reset_n signal must be asserted
synchronously with the embedded PHY IP core phy_mgmt_clk_reset signal
described in Table 5–12 on page 5–7 . Refer to Figure 4–5 on page 4–11 for a
circuit that shows how to enforce all of the reset clocking requirements in Arria V,
Cyclone V, and Stratix V devices. In addition, reset_n should not be deasserted
when the Altera Transceiver Reconfiguration Controller reconfig_busy signal is
high.
Receive-side recovered clock. This signal is derived from the rxgxbclk clock—a
rxclk
Output
clock driven by the transceiver—by division by 1 or 2, depending on the
yes
RapidIO MegaCore Function
User Guide
May 2013 Altera Corporation
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PDF描述 |
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