参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 127/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 5: Signals
Physical Layer Signals
Table 5–8. Atlantic Transmit Interface
5–5
Signal
Direction
Description
Exported by
Qsys
Atlantic transmit interface clock. This clock is connected internally to
atxclk
Input
the Avalon system clock in variations that implement the Transport
—
layer.
Transmit active-low reset. atxreset_n can be asserted
atxreset_n
Input
asynchronously but should be deasserted on the rising edge of atxclk .
This reset is connected internally to reset_n in variations that
—
implement the Transport layer.
atxena
Input
Transmit enable.
—
Transmit data available. atxdav is asserted when the transmit buffer
atxdav
Output
has space to accept at least one maximum size packet (for example,
276 bytes). It is deasserted when it does not have space to accept at
—
least one maximum size packet.
atxdat
atxsop
atxeop
Input
Input
Input
Transmit data bus.
Transmit start of packet.
Transmit end of packet.
—
—
—
Number of empty bytes on atxdat . During the final word of a packet,
atxmty
Input
when atxeop is asserted, the atxmty signal indicates the number of
bytes on the atxdat data bus that do not contain relevant data and are
—
therefore ignored.
atxerr
atxwlevel (3)
Input
Output
Transmit data error.
Transmit buffer write level (number of free 64-byte blocks in the
transmit buffer).
—
yes
Transmit buffer overflow. If a new packet is started by asserting atxena
atxovf
Output
and atxsop three or more atxclk clock cycles after atxdav is
yes
deasserted, atxovf is asserted and the packet is ignored.
(1) All of these signals are in the atxclk clock domain.
(2) This interface is not present in variations that include a Transport layer.
(3) The formula log 2 (size of the transmit buffer in bytes/64) determines the number of bits. For example, a transmit buffer size of 16
KBytes would give: log 2 (16×1024/64)= 8 bits (for example, [7:0] ).
Status Packet and Error Monitoring Signals
Table 5–9. Status Packet and Error Monitoring (Part 1 of 2)
Output Signal
packet_transmitted
Clock
Domain
txclk
Description
Pulsed high for one clock cycle when a packet’s transmission
completes normally.
Exported by
Qsys
yes
Pulsed high for one clock cycle when a packet’s transmission is
packet_cancelled
txclk
cancelled by sending a stomp , a restart-from-retry , or a link-
yes
request control symbol.
packet_accepted
rxclk
Pulsed high for one clock cycle when a packet-accepted control
symbol is being transmitted.
yes
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
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