参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 113/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 4: Functional Description
Logical Layer Modules
Table 4–18. RapidIO Header Fields and gen_rx_data Bus Payload (Part 2 of 2)
4–63
Cycle
4
Field
Payload
Byte14,15
Payload
Byte16,17
Payload
Byte18,19
Payload
Byte20,21
gen_rx_data bus
[63:48]
[47:32]
[31:16]
[15:0]
Value
16'h0e0f
16'h1011
16'h1213
16'h1415
Comment
For packets with a payload greater than 80 bytes,
5
CRC[15:0]
Pad bytes
[63:48]
[47:32]
16'hd37c
16'h0000
the first CRC field is removed but the final CRC field
is not removed. For packets smaller than 80 bytes,
the CRC field is not removed.
The RapidIO requires that Pad bytes be added for
the payload to adhere to 32-bit alignment.
(1) In the case of a RapidIO IP core variation with 16-bit device ID, the destinationID and sourceID fields expand to a width of 16 bits each, and the
fields described in the table rows following the destinationID field are shifted to the right and to the following clock cycles.
Bits [31:0] of the gen_rx_data bus are ignored in cycle 5 as the gen_rx_empty signals
indicates that 4 bytes are not used in the end-of-packet word. In the case of a
RapidIO IP core variation with 16-bit device ID, the value of gen_rx_empty would be
2 , and only bits [15:0] of the gen_rx_data bus would be ignored in cycle 5.
NREAD Example Using Tx Port on Avalon-ST Pass-Through Interface
The next example shows the response to an NREAD transaction in a RapidIO IP core
variation with 16-bit device ID. The response is presented on the Tx port of the
Avalon-ST pass-through interface. The transaction diagram in Figure 4–32 shows the
packet presented on this interface. The values captured on a rising clock edge are
those shown in the previous clock cycle, because values change after the rising clock
edge.
Figure 4–32. Packet Transmitted on the Avalon ST Pass-Through Interface
0
1
2
3
4
5
6
7
system clock
gen_tx_ready
READY_LATE N CY
=1
ready cycle
READY_LATE N CY
=1
ready cycle ready cycle ready cycle ready cycle ready cycle
gen_tx_ v alid
gen_tx_startofpacket
gen_tx_endofpacket
gen_tx_data[63:32]
209DCCDC
01020304
090A0B0C
11121314
191A1B1C
gen_tx_data[31:0]
AABA 8 000
0506070 8
0D0E0F10 1516171 8
1D1E1F20
gen_tx_empty[2:0]
gen_tx_error
0
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
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PDF描述 |
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