参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 120/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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4–70
■
Chapter 4: Functional Description
Error Detection and Management
Illegal Transaction Decode is declared for malformed received response packets
occurring from any of the following events:
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■
NREAD or NWRITE_R response packet with status not DONE nor ERROR .
NWRITE_R response packet with payload or with a transaction type indicating
the presence of a payload.
NREAD response packet without payload, with incorrect payload size, or with a
transaction type indicating absence of payload.
Registers in the Implementation Defined Space
The I/O Avalon-MM slave module defines the Input/Output slave interrupt
registers with the following bits. For details on when these bits are set, refer to their
■
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INVALID_WRITE_BYTEENABLE
INVALID_WRITE_BURSTCOUNT
WRITE_OUT_OF_BOUNDS
READ_OUT_OF_BOUNDS
When any of these bits are set, the system interrupt signal sys_mnt_s_irq is also
asserted if the corresponding bit in the Input/Output Slave Interrupt Enable
register ( Table 6–47 on page 6–23 ) is set.
The Avalon-MM Slave Interface's Error Indication Signal
The io_s_rd_readerror output is asserted when a response with ERROR status is
received for an NREAD request packet, when an NREAD request times out, or when the
Avalon-MM address falls outside of the enabled address mapping window. As
required by the Avalon-MM interface specification, a burst in which the
io_s_rd_readerror signal is asserted completes despite the error signal assertion.
Input/Output Avalon-MM Master
The I/O Avalon-MM master module processes the request packets that it receives and
generates response packets when required. Anomalies are reported through one or
both of the following two channels:
■
■
Standard error management registers
Response packets with ERROR status
Standard Error Management Registers
The following two standard defined error types can be declared by the
I/O Avalon-MM master module. The corresponding bits are then set and the required
packet information is captured in the appropriate error management registers.
RapidIO MegaCore Function
User Guide
■
Unsupported Transaction is declared when a request packet carries a transaction
implementation defined transaction type.
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
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相关代理商/技术参数 |
参数描述 |
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| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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