参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 115/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 4: Functional Description
Error Detection and Management
Table 4–19. RapidIO Header Fields on the gen_tx_data Bus (Part 2 of 2)
4–65
Cycle
5
Field
Payload
Byte24,25
Payload
Byte26,27
Payload
Byte28,29
Payload
Byte30,31
gen_tx_data bus
[63:48]
[47:32]
[31:16]
[15:0]
Value
16'h191a
16'h1b1c
16'h1d1e
16'h1f20
Payload double word 3
Comment
Error Detection and Management
The error detection and management mechanisms in the RapidIO specification and
those built into the RapidIO IP core provide a high degree of reliability. In addition to
error detection, management, and recovery features, the RapidIO IP core also
provides debugging and diagnostic aids.
This section describes the error detection and management features in the RapidIO IP
core.
Physical Layer Error Management
Errors at the Physical layer are mainly of the following two types:
■
■
Protocol violations
Transmission errors
Protocol violations can be caused by a link partner that is not fully compliant to the
specification, or can be a side effect of the link partner being reset.
Transmission errors can be caused by noise on the line and consist of one or more bit
errors. The following mechanisms exist for checking and detecting errors:
■
■
■
The receiver checks the validity of the received 8B10B encoded characters,
including the running disparity.
The receiver detects control characters changed into data characters or data
characters changed into control characters, based on the context in which the
character is received.
The receiver checks the CRC of the received control symbols and packets.
The RapidIO IP core Physical layer transparently manages these errors for you. The
RapidIO specification defines both input and output error detection and recovery
state machines that include handshaking protocols in which the receiving end signals
that an error is detected by sending a packet-not-accepted control symbol, the
transmitter then sends an input-status link-request control symbol to which the
receiver responds with a link-response control symbol to indicate which packet
requires transmission. The input and output error detection and recovery state
machines can be monitored by software that you create to read the status of the Port
0 Error and Status CSR ( Table 6–10 on page 6–7 ).
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
| IPRL6 | 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM WHT |
| IP-RLDII/UNI | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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