参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 53/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 4: Functional Description
4–3
Clocking and Reset Structure
For more information about how this interface functions with the RapidIO IP core,
XGMII External Transceiver Interface
The XGMII interface is the external transceiver interface that connects the RapidIO IP
core to an external transceiver.
The external transceiver interface provides 8-bit transmit and receive datapaths per
serial lane, plus the necessary control and clocking signals to allow bidirectional data
transfers. This interface is similar to the 10-Gigabit Media-Independent Interface
(XGMII) using either HSTL Class 1 or SSTL Class 2 I/O drivers. The XGMII supports
one control signal per 8 bits for the external transceiver encoder, and one control and
one error signal per 8 bits from the external transceiver decoder.
On the transmit side, the 8-bit data ( td ) and 1-bit control ( tc ) signals per lane are
transmitted on the rising and falling edges of a center aligned clock, tclk . The
external transmitter should be disabled when the Initialization state machine
(described in section 4.12 of Part 6: LP-Serial Physical Layer Specification of the RapidIO
Interconnect Specification, Revision 2.1 ) is in the SILENT state and drives the phy_dis
output signal high to request turning off the output driver.
On the receive side, the 8-bit data ( rd ), 1-bit control ( rc ), and error ( rerr ) signals per
lane are received and sampled on the rising and falling edges of a center-aligned
clock, rclk . Separate rclk signals are associated with each lane.
For further details, including timing requirements for the XGMII interface, refer to
Clocking and Reset Structure
Clock domains in the RapidIO IP core depend on whether the IP core has only a
Physical layer or has Physical, Transport, and Logical layers. The first part of this
section describes the clock domains and reset structure for variations that have only a
Physical layer. For information about variations that have Physical, Transport, and
Clocking for RapidIO IP Cores with Only a Physical Layer
In addition to the high-speed clock domains inside the high-speed internal
transceiver, the RapidIO IP core contains six clock domains: two transceiver clocks
( txgxbclk and rxgxbclk ), two internal global clocks ( txclk and rxclk ), and two
Atlantic interface clocks ( atxclk and arxclk ). txclk is the main clock for the
transmitter modules in the Physical layer, and rxclk is the recovered clock that drives
the receiver modules in the Physical layer. An additional clock domain exists for the
phy_mnt_s Avalon-MM interface.
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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