参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 203/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Appendix B: XGMII Interface Timing
Timing Constraints
B–5
1
In some cases, due to timing or configuration settings, the external transceiver may
require the data and control signals to be transmitted on the rising and falling edges of
an edge aligned clock. If this change is required in the <variation_name> _xgmii_gxb.v
file contains the edge_aligned parameter. By default, this is set to 0 . Setting
edge_aligned to 1 clocks the altddio_out serializer with the phase0_clk instead, thus
ensuring the data is transmitted on the edges of tclk .
The RapidIO IP core outputs the Rx recovered MegaCore clock ( rxclk ). In 1x mode,
rxclk is derived from the rclk input, and is divided by two internally by a flip-flop.
In 4x mode, rxclk is directly driven by the rclk from channel 0.
If you have a 4x Rx XGMII RapidIO IP core with only one clock from the external
transceiver, change the port mapping to ensure that the rclk input simultaneously
drives the four rclk inputs to the IP core.
Timing Constraints
RapidIO transmits source-center aligned data using either HSTL Class 1 or SSTL Class
2 I/O drivers. The clock rate required is 156.25 MHz for 3.125 Gbaud, 125 MHz for 2.5
Gbaud, and 62.5 for 1.25 Gbaud. The timing diagram in Figure B–4 illustrates basic
timing relationships.
Figure B–4. XGMII Timing
rclk or tclk
rd or td
rc or tc
rerr
t H
t SU
(1) A typical Transmitter t SU and t H at 3.125 Gbaud is 960 ps.
(2) An ideal Receiver t SU and t H at 3.125 Gbaud is 480 ps.
On the receive side, the 8-bit data ( rd ) and 1-bit control ( rc ) signals per lane are
received and sampled on the rising and falling edges of a center aligned clock, rclk .
Separate error ( rerr ) and rclk signals are associated with each lane.
On the transmit side, the 8-bit data ( td ) and 1-bit control ( tc ) signals per lane are
transmitted on the rising and falling edges of a center aligned clock, tclk .
The RapidIO XGMII interface requires the following I/O timing relationships:
■
■
Use Fast Inputs for rd , rc and other inputs.
Use similar clock types (for example rclk[0] should not be a global clock and
rclk[1] a regional clock).
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
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PDF描述 |
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