参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 62/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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4–12
Chapter 4: Functional Description
Physical Layer
The assertion of reset_n causes the whole module to reset. In Arria V, Cyclone V, and
Stratix V devices, the requirement that phy_mgmt_clk_reset be asserted with reset_n
ensures that the PHY IP core resets with the RapidIO IP core. While the module is
held in reset, the Avalon-MM waitrequest outputs are driven high and all other
outputs are driven low. When the module comes out of the reset state, all buffers are
empty. Refer to Chapter 6, Software Interface for the default value of registers after
reset.
Physical Layer
This section describes features and blocks of the 1x, 2x, or 4x serial Physical layer of
the RapidIO IP core. Figure 4–6 on page 4–13 shows a high-level block diagram of the
serial RapidIO IP core’s Physical layer.
Features
The Physical layer has the following features:
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Port initialization
Transmitter and receiver with the following features:
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One, two, or four lane high-speed data serialization and deserialization (up to
5.0 Gbaud for 1x variations with 32-bit Atlantic interface; up to 5.0 Gbaud for
2x and 4x variations with 64-bit Atlantic interface)
Clock and data recovery (receiver)
8B10B encoding and decoding
Lane synchronization (receiver)
Packet/control symbol assembly and delineation
Cyclic redundancy code (CRC) generation and checking on packets
Control symbol CRC-5 generation and checking
Error detection
Pseudo-random idle sequence generation
Idle sequence removal
RapidIO MegaCore Function
User Guide
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Software interface (status/control registers)
Flow control ( ackID tracking)
Time-out on acknowledgements
Order of retransmission maintenance and acknowledgements
ackID assignment
ackID synchronization after reset
Error management
Clock decoupling
FIFO buffer with level output port
Adjustable buffer sizes (4 KBytes to 32 KBytes)
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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