参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 162/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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6–22
Chapter 6: Software Interface
Transport and Logical Layer Registers
Table 6–45. Input/Output Slave Mapping Window n Control—Offset: 0x1040C, 0x1041C, 0x1042C, 0x1043C, 0x1044C,
0x1045C, 0x1046C, 0x1047C, 0x1048C, 0x1049C, 0x104AC, 0x104BC, 0x104CC, 0x104DC, 0x104EC, 0x104FC
Field
LARGE_DESTINATION_ID
(MSB)
Bits
[31:24]
Access
RO
RW
Function
Reserved if the system does not support 16-bit device ID.
MSB of the Destination ID if the system supports 16-bit
device ID.
Default
8'h0
DESTINATION_ID
[23:16] RW
Destination ID
8'h0
RSRV
[15:8]
RO
Reserved
8'h0
Request Packet’s priority 2’b11 is not a valid value for the
PRIORITY
[7:6]
RW
priority field. Any attempt to write 2’b11 to this field is
2'h0
overwritten with 2’b10.
RSRV
SWRITE_ENABLE
[5:2]
[1]
RO
RW
Reserved
SWRITE enable. Set to one to generate SWRITE request
packets. (1)
4'h0
1'b0
NWRITE_R_ENABLE
[0]
RW
NWRITE_R enable
1'b0
(1) Bits 0 and 1 ( NWRITE_R_ENABLE and SWRITE_ENABLE ) are mutually exclusive. An attempt to write ones to both of these fields at the same time
is ignored, and that part of the register keeps its previous value.
Input/Output Slave Interrupts
corresponding interrupt enable bits. These interrupt bits assert the sys_mnt_s_irq
signal if the corresponding interrupt bit is enabled.
Table 6–46. Input/Output Slave Interrupt—Offset: 0x10500 (Part 1 of 2)
Field
Bits
Access
Function
Default
RSRV
[31:5] RO
Reserved
27'h0
Indicates no pending NWRITE_R transactions remain in
the RapidIO IP core. Set when the
PENDING_NWRITE_RS field of the Input/Output
Slave Pending NWRITE_R Transactions register
(offset 0x10508) is set to 0. Because of the inherent
NWRITE_RS_COMPLETED
[4]
RW1C
delay in incrementing the PENDING_NWRITE_RS field
after the start of the corresponding write transaction on
1'b0
the Avalon-MM interface, you should wait at least 8
Avalon clock cycles after the start of the NWRITE_R
transaction whose completion you wish to trigger an
interrupt, before you clear this bit and enable this
interrupt.
Write byte enable invalid. Asserted when
INVALID_WRITE_BYTEENABLE
[3]
RW1C
io_s_wr_byteenable is set to invalid values. For
information about valid values see Table 4–15 and
1'b0
Write burst count invalid. Asserted when
INVALID_WRITE_BURSTCOUNT
[2]
RW1C
io_s_wr_burstcount is set to an odd number larger
than one in variations with 32-bit wide datapath Avalon-
1'b0
MM write interfaces.
RapidIO MegaCore Function
User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
| IPRL6 | 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM WHT |
| IP-RLDII/UNI | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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