参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 58/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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4–8
Chapter 4: Functional Description
Clocking and Reset Structure
In variations that target a device for which the transceivers are configured with the
ALTGX megafunction, and not with the Transceiver PHY IP core, the internal
transceiver's calibration-block clock is called cal_blk_clk in the MegaWizard Plug-In
Manager design flow and is also displayed as cal_blk_clk in the Qsys design flow.
Refer to Table 4–5 and Table 4–6 for more information.
In Arria V, Cyclone V, and Stratix V devices, the internal transceiver has an additional
clock, phy_mgmt_clk , which clocks the software interface to the transceiver.
The Physical layer's buffers implement clock domain crossing between the Avalon
system clock domain and the Physical layer's clock domains.
In systems created with Qsys, the system interconnect manages clock domain crossing
if some of the components of the system run on a different clock. For optimal
throughput, run all the components in the datapath on the same clock.
All of the clock inputs for the Logical layer modules must be connected to the same
clock source as the system clock. Figure 4–3 is a block diagram of the clock structure of
variations with Physical, Transport, and Logical layers.
Figure 4–3. Clock Domains in RapidIO IP Core with Transport and Logical Layers
Avalon m
clock
(2)
clk
( reference clock)
Transmitter
Transceiver
txgxbclk
phy_mgmt_clk
(Stratix V only)
txclk
Clock Domai n
Bo un da r y
atxclk
Transport
Layer
Logical
Layer
system
S
y
s
t
e
I
n
t
e
Physical Layer Registers
phy_mnt_s_clk
r
c
Receiver
Transceiver
rxgxbclk
rxclk
arxclk
o
n
n
e
c
t
Internal Transceiver
RapidIO MegaCore Function
(including Transport and Logical layers)
(1) Clock descriptions:
phy_mgmt_clk
txgxbclk
rxgxbclk
txclk
rxclk
atxclk, arxclk
phy_mnt_s_clk
PHY IP core management clock (Arria V, Cyclone V, Stratix V devices only)
Transmitter transceiver clock
Receiver transceiver clock
Transmitter internal global clock
Receiver internal global clock (recovered clock)
Atlantic interface clocks
Avalon-MM interface clock for register access
(2) The Avalon system clock is called sysclk in variations generated with the MegaWizard Plug-In Manager and clock
in variations created with Qsys.
RapidIO MegaCore Function
User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
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参数描述 |
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