参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 57/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 4: Functional Description
4–7
Clocking and Reset Structure
Variations of the serial RapidIO IP core that use an external transceiver do not require
this special reset control module.
The riophy_reset module controls all of the RapidIO IP core's internal reset signals.
In particular, it generates the recommended reset sequence for the transceiver. The
reset sequence and requirements vary among device families. For details, refer to the
relevant device handbook.
Consistent with normal operation, following the reset sequence, the Initialization
state machine transitions to the SILENT state.
f For details of the RapidIO Initialization state machine, refer to section 4.12 of Part 6:
LP-Serial Physical Layer Specification of the RapidIO Interconnect Specification, Revision
2.1 , available at www.rapidio.org .
If two communicating RapidIO IP cores are reset one after the other, one of the IP
cores may enter the Input Error Stopped state because the other IP core is in the SILENT
state while this one is already initialized. The initialized IP core enters the Input Error
Stopped state and subsequently recovers.
Clocking for RapidIO IP Cores with Physical, Transport, and Logical Layers
Variations with Physical, Transport, and Logical layers have three clock inputs. The
variations with internal transceivers have the reference clock, the Avalon system
clock, and the internal transceiver's calibration-block clock. The variations with
external transceivers have the reference clock, the Avalon system clock, and the
external transceiver's input clock.
The reference clock signal drives the Physical layer. By default, this clock is called clk
in the generated IP core. Qsys allows you to export the clk signal with a name of your
choice.
For RapidIO IP cores with external transceivers, the reference clock frequency is
determined by the baud rate you specify, the lane width, and the device family. For
RapidIO IP cores with internal transceivers, you can specify the reference clock
frequency when you create the RapidIO IP core instance. The choices available to you
for this frequency are determined by the baud rate. For information about how the
The Avalon system clock drives the Transport and Logical layer modules; its
frequency is nominally the same frequency as the Physical layer's internal clocks
txclk and rxclk , but it can differ by up to ±50% provided the Avalon system clock
meets f MAX limitations. This clock is displayed as clock in the Qsys design flow, and is
called sysclk in the MegaWizard Plug-In Manager design flow. Qsys allows you to
export the clock signal with a name of your choice.
1
You must drive the Avalon system clock from a clock source that is running reliably
when the RapidIO IP core comes out of reset.
In variations created in the MegaWizard Plug-In Manager design flow, the external
transceiver input clock is called rclk . In systems created in the Qsys tool, you cannot
configure the RapidIO IP core to use an external transceiver.
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
| IPRL6 | 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM WHT |
| IP-RLDII/UNI | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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