参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 128/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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5–6
Chapter 5: Signals
Physical Layer Signals
Table 5–9. Status Packet and Error Monitoring (Part 2 of 2)
Output Signal
packet_retry
packet_not_accepted
packet_crc_error
symbol_error
Clock
Domain
rxclk
rxclk
rxclk
rxclk
Description
Pulsed high for one clock cycle when a packet-retry control
symbol is being transmitted.
Pulsed high for one clock cycle when a packet-not-accepted
control symbol is being transmitted.
Pulsed high for one clock cycle when a CRC error is detected in a
received packet.
Pulsed high for one clock cycle when a corrupted symbol is
received.
Exported by
Qsys
yes
yes
yes
yes
This signal indicates that the serial RapidIO initialization sequence
has completed successfully.
port_initialized
txclk
This is a level signal asserted high while the initialization state
yes
machine is in the 1X_MODE , 2X_MODE , or 4X_MODE state, as
described in paragraph 4.6 of Part VI of the RapidIO Specification .
This signal holds the value of the PORT_ERR bit of the Port 0
port_error
txclk
yes
char_err
rxclk
Pulsed for one clock cycle when an invalid character or a valid but
illegal character is detected.
yes
Multicast Event Signals
Table 5–10. Multicast Event Signals
Signal
Direction
Clock
Domain
Description
Exported by
Qsys
Change the value of this signal to indicate the RapidIO
IP core should transmit a multicast-event control
multicast_event_tx
Input
txclk
symbol.
yes
This signal should remain stable for at least 10 txclk
cycles.
multicast_event_rx
Output
rxclk
Changes value when a multicast - event control
symbol is received.
yes
Receive Priority Retry Threshold-Related Signals
the RapidIO parameter editor.
Table 5–11. Priority Retry Threshold Signals
(Part 1 of 2)
Signal
buf_av0
buf_av1
buf_av2
Direction
Output
Output
Output
Description
Buffers available for priority 0 retry packets.
Buffers available for priority 1 retry packets.
Buffers available for priority 2 retry packets.
Exported by
Qsys
yes
yes
yes
RapidIO MegaCore Function
User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
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| IP-SDI | IP VIDEO INTERFACE - SDI |
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| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
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| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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