参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 72/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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4–22
■
Receiver times out while waiting for link-request .
Chapter 4: Functional Description
Transport Layer
The following event also causes the transmit buffer to be flushed, and any stored
packets to be lost:
■
Receive four consecutive link-request control symbols with the cmd set to
reset-device .
Forced Compensation Sequence Insertion
As packet data is written to the transmit Atlantic interface, it is stored in 64-byte
blocks. To minimize the latency introduced by the RapidIO IP core, transmission of
the packet starts as soon as the first 64-byte block is available (or the end of the packet
is reached, for packets shorter than 64 bytes). Should the next 64-byte block not be
available by the time the first one has been completely transmitted, status control
symbols are inserted in the middle of the packet instead of idles as the true idle
sequence can be inserted only between packets and cannot be embedded inside a
packet. Embedding these status control symbols along with other symbols, such as
packet-accepted symbols, causes the transmission of the packet to be stretched in
time.
The RapidIO specification requires that compensation sequences be inserted every
5,000 code groups or columns, and that they be inserted only between packets. The
RapidIO IP core checks whether the 5,000 code group quota is approaching before the
transmission of every packet and inserts a compensation sequence when the number
of code groups or columns remaining before the required compensation sequence
insertion falls below a specified threshold.
The threshold is chosen to allow time for the transmission of a packet of maximum
legal size—276 bytes—even if it is stretched by the insertion of a significant number of
embedded symbols. The threshold assumes a maximum of 37 embedded symbols, or
148 bytes, which is the number of status control symbols that are theoretically
embedded if the traffic in the other direction consists of minimum-sized packets.
Despite these precautions, in some cases—for example when using an extremely slow
transmit Atlantic or Avalon clock—the transmission of a packet can be stretched
beyond the point where a RapidIO link protocol compensation sequence must be
inserted. In this case, the packet transmission is aborted with a stomp control symbol,
the compensation sequence is inserted, and normal transmission resumes.
When the receive side receives the stomped packet, it marks it as errored by asserting
arxerr . No traffic is lost and no protocol violation occurs, but an unexpected arxerr
assertion occurs.
Transport Layer
The Transport layer is an optional module of the RapidIO IP core. It is intended for
use in an endpoint processing element and must be used with at least one Logical
layer module or the Avalon-ST pass-through interface.
When you create a RapidIO IP core variation using the parameter editor, you can turn
If you do not turn on Enable Transport Layer , you define a Physical-layer-only
RapidIO MegaCore Function
User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
| IPRL6 | 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM WHT |
| IP-RLDII/UNI | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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