参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 176/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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7–6
Chapter 7: Testbenches
Testbench for a Variation with Physical, Transport, and Logical Layers
Reset, Initialization, and Configuration
The clocks that drive the testbench are defined and generated in the
<design_name> _hookup.iv file.
1
Refer to <design_name> _hookup.iv for the exact frequencies used for each of the
clocks. The frequencies depend on the configuration of the variation.
The reset sequence is simple—the main reset signal for the DUT and the sister_rio IP
core, reset_n , is driven low at the beginning of the simulation, is kept low for 200 ns,
and is then deasserted.
After reset_n is deasserted, the testbench waits until both the DUT and the sister_rio
modules have driven their port_initialized output signals high. These signal
transitions indicate that both IP cores have completed their initialization sequence.
The testbench then waits an additional 5000 ns, to allow time for a potential reset
link-request control symbol exchange between the DUT and the sister_rio module.
The testbench again waits until both the DUT and the sister_rio modules have driven
their port_initialized output signals high. Following the 5000 ns wait, these signals
indicate that the link is established and the Physical layer is ready to exchange traffic.
Next, basic programming of the internal registers is performed in the DUT and the
sister_rio module. Table 7–3 shows the registers that are programmed in both the
DUT and the sister_rio IP cores. For a full description of each register, refer to
Table 7–3. Testbench Registers (Part 1 of 2)
Module
rio
rio
Register
Address
0x00060
0x0013C
Register Name
Base Device ID CSR
General Control
CSR
Description
Program the DUT to have an 8-bit base device ID
of 0xAA or a 16-bit device ID of 0xAAAA .
Enable Request packet generation by the DUT.
Value
32'h00AA_FFFF or
32’h00FF_AAAA
32'h6000_0000
Program the sister_rio module to have an 8-bit
32'h0055_FFFF
sister_rio
0x00060
Base Device ID CSR
base device ID of 0x55 or a 16-bit device ID of
or
0x5555 .
32’h00FF_5555
sister_rio
0x0013C
General Control
CSR
Enable Request packet generation by the
sister_rio module.
32'h6000_0000
Set the DESTINATION_ID for outgoing
transactions to a value 0x55 or 0x5555 . The
rio
0x1040C
Input/Output Slave
Window 0 Control
width of the DESTINATION_ID field depends on
the sister_rio device ID width. This value
32'h0055_0000 or
32'h5555_0000
matches the base device ID of the sister_rio
module.
rio
sister_rio
0x10404
0x10504
Input/Output Slave
Window 0 Mask
Input/Output Slave
Interrupt Enable
Define the Input/Output Avalon-MM Slave
Window 0 to cover the whole address space
(mask set to all zeros) and enable it.
Enable the I/O slave interrupts.
32'h0000_0004
32'h0000_000F
Input/Output
Enable the sister_rio I/O Master Window 0 ,
sister_rio
0x10304
Master Window 0
which allows the sister_rio to receive I/O
32'h0000_0004
RapidIO MegaCore Function
User Guide
Mask
transactions.
May 2013 Altera Corporation
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