参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 55/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 4: Functional Description
4–5
Clocking and Reset Structure
When you generate a custom IP core, the < variation name >_constraints.tcl script
contains the required assignments. For Arria GX and Stratix II GX devices, the
assignments in the generated Tcl script include the appropriate 0PPM clock group
settings automatically. When you run the script, the constraints are applied to your
project.
Reference Clock
The main reference clock, clk , is the incoming reference clock for the transceiver ’s
PLL. This reference clock can have any of a set of frequencies that the PLL in the
transceiver can convert to the required internal clock speed for the RapidIO IP core
baud rate. The RapidIO parameter editor lets you select one of the supported
frequencies.
The ability to program the frequency of the input reference clock allows you to use an
existing clock in your system as the reference clock for the RapidIO IP core.
f For more information about the supported frequencies for the reference clock in your
RapidIO variation, refer to the relevant device handbook.
reference clock.
Figure 4–2. Reference Clock and Clock Domains in a RapidIO IP Core with Internal Transceivers (1)
Reference
Clock
Transceiver
Transmitte r
PLL
RapidIO MegaCore function
td
4
txgxbclk
txclk
atxclk
TX Data
Receiver
PLL
arxclk
rd
4
CRU
rxgxbclk
rxclk
RX Data
(1) The clock domain for the Physical layer's software interface, the Avalon-MM clock phy_mnt_s_clk , is not shown in this figure. The
Custom PHY IP core clock phy_mgmt_clk is also not shown.
The PLL generates the high-speed transmit clock and the input clocks to the receiver
high-speed deserializer clock and recovery unit (CRU). The CRU generates the
recovered clock ( rxclk ) that drives the receiver logic.
The txclk clock is the main clock used in the transmitter modules of the Physical
layer. If the RapidIO IP core uses an external transceiver, txclk is derived from the clk
reference clock by dividing by one, two, or four, depending on the configuration of
the IP core. The division is performed by a flip-flop-based circuit and does not require
a PLL.
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
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| IP-SDI | IP VIDEO INTERFACE - SDI |
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| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
| IPRL6 | 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM WHT |
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| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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