参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 172/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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7–2
Chapter 7: Testbenches
Testbench for Variations with Only a Physical Layer
The testbench consists of two RapidIO IP core instances interconnected through their
high-speed serial interfaces, as shown in Figure 7–1 . In the testbench, each IP core’s td
output is connected to the other IP core’s rd input. The testbench module provides
clocking and reset control, tasks to write to and read from the IP core’s Atlantic
interfaces, and a task to read from the command and status register (CSR) set. For
variations with external transceivers, these IP cores are interconnected through their
XGMII interfaces.
Figure 7–1. Serial RapidIO Physical Layer Demonstration Testbench
Atlantic
Interface
Reference
Clock
RapidIO
LP-Serial Links
Reference
Clock
Atlantic
Interface
A_Send_Packet
RapidIO A
td
rd
RapidIO B
B_Recei v e_Packet
A_Recei v e_Packet
A v alon-MM
Interface
DUT
A_Read_Register
rd
td
Sister
B_Read_Register
B_Send_Packet
A v alon-MM
Interface
t b mod u le
(1) The external blocks, shown in white, are Verilog HDL tasks.
The testbench starts with the IP cores in a reset state. All clock inputs use a common
reference clock. After coming out of the reset state, the IP cores start the port
initialization process to detect the presence of a partner and establish bit
synchronization and code group boundary alignment. After the IP cores assert their
port_initialized output signals, the testbench checks that the port initialization
process completed successfully by reading the Error and Status CSR to confirm the
expected values of the PORT_OK and PORT_UNINIT register bits.
Packets with 8 to 256 bytes of data payload are then transmitted from one IP core to
the other. The receiving IP core sends the proper acknowledgment symbols and the
received packets are checked in the expected sequence for data integrity.
RapidIO MegaCore Function
User Guide
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
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| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
| IPRL6 | 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM WHT |
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| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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