参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 193/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 8: Qsys Design Example
8–9
Running Qsys
Connecting Unconnected Clocks
Information about the clocks in the system appears in the Connections , Name ,
Description , and Clock columns.
Connect all clocks designated as unconnected in the Clock column. Click unconnected
in the Clock column to assign the clock to clk_0 .
This instruction does not affect the rapidio_0.clk port, which you exported
previously. This port is designated exported in the Clock column.
1
You must ensure that you also connect the calibration clock ( cal_blk_clk ) to a clock
with the appropriate frequency range 10–125 MHz. In this example, the default
external clock, clk_0 , is in this range.
Connecting System Components
In Qsys, clicking and hovering the mouse over the Connections column displays the
potential connection points between components, represented as dots connecting
wires. A filled dot shows that a connection is made; an open dot shows a potential
connection point that is not currently connected. Clicking a dot toggles the connection
Table 8–6. Connect System Components
Make Connection From
clk_0 clk_reset
rapidio_0 mnt_master
rapidio_0 io_read_master
rapidio_0 io_write_master
master_bfm m0
master_bfm_io m0
To
rapidio_0 clock_reset
master_bfm clk_reset
master_bfm_io clk_reset
onchip_mem... reset1
rapidio_0 sys_mnt_slave
onchip_mem... s1
onchip_mem... s1
rapidio_0 mnt_slave
rapidio_0 sys_mnt_slave
rapidio_0 io_write_slave
rapidio_0 io_read_slave
onchip_mem... s1
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
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| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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