参数资料
型号: IP-RIOPHY
厂商: Altera
文件页数: 132/212页
文件大小: 0K
描述: IP RAPID I/O
标准包装: 1
系列: *
类型: MegaCore
功能: 快速输入/输出接口,物理层
许可证: 初始许可证
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5–10
Chapter 5: Signals
Transport and Logical Layer Signals
f For more information, refer to “Device Options” on page 3–1 and the appropriate
device handbook. For more information about offset cancellation, refer to the relevant
device handbook.
Register-Related Signals
Table 5–13 lists the register-related signals.
Table 5–13. Register-Related Signals
Signal
ef_ptr[15:0]
Direction
Input
Clock
Domain
txclk
Description
Most significant bits [31:16] of the PHEAD0 register.
Exported by
Qsys
yes
This output reflects the value of the Master Enable bit
of the Port General Control CSR, which indicates
whether this device is allowed to issue request packets.
master_enable
Output
txclk
If the Master Enable bit is not set, the device may
only respond to requests. User logic connected to the
yes
Avalon-ST pass-through interface should honor this
value and not cause the Physical layer to issue request
packets when it is not allowed.
Most significant bits [31:8] of PRTCTRL register. User
logic connected to the pass-through interface that
port_response_timeout
[23:0]
Output
txclk
results in request packets requiring a response can use
this value to check for request to response time-out.
This signal is present in Physical-layer-only variations
yes
and in variations that include the Avalon-ST
pass-through interface.
Transport and Logical Layer Signals
Table 5–14 through Table 5–25 list the signals used by the Transport layer and the
Maintenance, Input/Output, and Doorbell Logical layer modules of the RapidIO IP
core. For a list of descriptions of the pins and signals used and generated by the
Physical layer, see “Physical Layer Signals” on page 5–1 .
Clock and Reset Signals
Table 5–3 through Table 5–5 list the clock and reset signals used when the Transport
layer and all Logical layer modules exist.
Avalon-MM Interface Signals
Table 5–14 through Table 5–21 list the standard signals for the Avalon-MM interfaces.
Signals on Avalon-MM interfaces are in the Avalon system clock domain.
1
RapidIO MegaCore Function
User Guide
When you instantiate the IP core with the Qsys tool, these signals are automatically
connected and are not visible as inputs or outputs of the system.
May 2013 Altera Corporation
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