参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 174/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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7–4
Chapter 7: Testbenches
Testbench for a Variation with Physical, Transport, and Logical Layers
The testbench concludes by checking that all of the packets have been received. If no
error is detected and all packets are received, the testbench issues a TESTBENCH PASSED
message stating that the simulation was successful.
If an error is detected, a TESTBENCH FAILED message is issued to indicate that the
testbench has failed. A TESTBENCH INCOMPLETE message is issued if the expected
number of checks is not made. For example, this message is issued if not all packets
are received before the testbench is terminated. The variable tb.exp_chk_cnt
determines the number of checks done to ensure completeness of the testbench.
To generate a value change dump file called dump.vcd for all viewable signals,
uncomment the line //`define MAKEDUMP in the <variation name> _tb.v file.
Testbench for a Variation with Physical, Transport, and Logical Layers
For a variation that includes Transport, Logical, and Physical layers, transactions are
generated and monitored on the Avalon-MM interfaces and Avalon-ST interface. The
Atlantic interfaces are not visible in variations with a Transport layer.
MAINTENANCE , Input/Output , or DOORBELL transactions are generated if you select the
corresponding modules during parameterization of the IP core. Type 9 (Data
Streaming) packets are transferred through the Avalon-ST pass-through interface, if
present.
The testbench instantiates two symmetrical RapidIO IP core variations. One instance
is the Device Under Test (DUT). The other instance acts as a RapidIO link partner for
the RapidIO DUT module and is referred to as the sister_rio module. The sister_rio
module responds to transactions initiated by the DUT and generates transactions to
which the DUT responds. Bus functional models (BFM) are connected to the Avalon-
MM and Avalon-ST interfaces of both the DUT and sister_rio modules, to generate
transactions to which the link partner responds when appropriate, and to monitor the
responses.
Avalon-MM interfaces are enabled. The two MegaCore modules communicate with
each other using the Serial RapidIO interface. The testbench initiates the following
transactions at the DUT and targets them to the sister_rio module:
■
■
■
■
■
■
■
■
SWRITE
NWRITE_R
NWRITE
NREAD
DOORBELL messages
MAINTENANCE writes and reads
MAINTENANCE port writes and reads
Type 9 (Data Streaming) transactions (using the Avalon-ST interface)
1
RapidIO MegaCore Function
User Guide
Your specific variation may not have all of the interfaces enabled. If an interface is not
enabled, the transactions supported by that interface are not exercised by the
testbench.
May 2013 Altera Corporation
相关PDF资料 |
PDF描述 |
|---|---|
| IP-RLDRAMII | IP RLDRAM II CONTROLLER |
| IP-RSDEC | IP REED-SOLOMON DECODER |
| IP-SDI | IP VIDEO INTERFACE - SDI |
| IP-SDRAM/DDR2 | IP DDR2 SDRAM CONTROLLER |
| IP-SLITE2 | IP SERIALLITE II |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPRL2 | 制造商:Carlo Gavazzi 功能描述: |
| IPRL3 | 制造商:Carlo Gavazzi 功能描述: 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM GRN |
| IPRL6 | 制造商:Carlo Gavazzi 功能描述:IL FL PB PL 22MM WHT |
| IP-RLDII/UNI | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| IP-RLDRAMII | 功能描述:开发软件 RLDRAM II Controllrs MegaCore RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
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