参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 131/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 5: Signals
Physical Layer Signals
Table 5–12. Transceiver Signals (Part 3 of 3)
5–9
Signal
Direction
Description
Exported by
Qsys
Driven to an external dynamic reconfiguration block. The bus
identifies the transceiver channel whose settings are being
transmitted to the dynamic reconfiguration block. If no external
dynamic reconfiguration block is used, then this output bus can be
left unconnected.
In Arria V, Cyclone V, and Stratix V devices, the width of this bus is (C
reconfig_fromgxb (2)
Output
+ 1) × 46, where C is the number of channels, 1, 2, or 4. This width
yes
supports communication from the transceiver to C + 1
reconfiguration interfaces in an Altera Reconfiguration Controller,
one interface dedicated to each channel and an additional interface
for the transceiver PLL.
For more information about the Altera Reconfiguration Controller
gxbpll_locked
Output
Indicates the transceiver transmitter PLL is locked to the reference
clock.
yes
Transceiver block reset and power down. This resets and powers
down all circuits in the transceiver block. This signal does not affect
the refclk buffers and reference clock lines.
All the gxb_powerdown input signals of IP cores intended to be
gxb_powerdown
Input
placed in the same quad should be tied together. The
yes
gxb_powerdown should be tied low or should remain asserted for at
least 2 ms whenever it is asserted.
This signal is not present in Arria V, Cyclone V, or Stratix V
variations.
rx_errdetect
Output
Transceiver 8B10B code group violation signal bus. For details, refer
to the relevant device handbook.
yes
(1) You connect this clock inside the Qsys tool. If you connect it to an external clock, a port with the name of that external clock is added to your
Qsys system and this clock is connected to it.
(2) Refer to “Instantiating Multiple RapidIO IP Cores” on page 2–10 for information about how to successfully combine multiple high-speed
transceiver channels—whether in two RapidIO IP core instances or in a RapidIO IP core and in another component—in the same transceiver
block.
In addition to customization of the transceiver through the parameter editor (in
variations that target a device for which the transceivers are configured with the
ALTGX megafunction, and not with the Transceiver PHY IP core), you can use the
transceiver reconfiguration block to dynamically modify the parameter interface. The
dynamic reconfiguration block lets you reconfigure the following PMA settings:
■
■
■
■
Pre-emphasis
Equalization
Offset cancellation
V OD on a per channel basis
The dynamic reconfiguration block is required for many device families, including
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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