参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 123/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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5. Signals
This chapter lists the RapidIO IP core signals.
Qsys allows you to export signals with different names or prefixes. Refer to the Qsys
System Contents tab for the signals that support this capability individually, and to
the Qsys HDL Example tab for the list of signals that are bundled together as
exported_connections . The signals bundled in exported_connections all take the
prefix you specify in the Qsys System Contents tab.
A yes entry in the Exported by Qsys column in the following tables indicates that the
signal is included in the exported_connections conduit in Qsys. A no entry indicates
that the signal is not included in the exported_connections conduit in Qsys.
Physical Layer Signals
RapidIO IP core. Refer to Figure 4–6 on page 4–13 for details on the I/O signals.
1
For signals and bus widths specific to your variation, refer to the HTML file
(< variation name > .html ) generated in your project directory by the RapidIO parameter
editor. This file is not generated in the Qsys flow.
Table 5–1. RapidIO Interface
Signal
rd
td
Direction
Input
Output
Description
Receive data—a unidirectional data receiver. It is connected to the td bus of the
transmitting device.
Transmit data—a unidirectional data driver. The td bus of one device is connected
to the rd bus of the receiving device.
Exported by
Qsys
yes
yes
Table 5–2. External Transceiver Interface
(1)
Signal
td
tc
tclk
phy_dis
rd
rc
rclk
rerr
Direction
Output
Output
Output
Output
Input
Input
Input
Input
Description
Transmit data. 8-bit (1x) or 32-bit (4x) parallel data interface.
Transmit control. 1 bit for 1x; 4 bits for 4x.
Transmit DDR center aligned clock.
External transmitter disable.
Receive data. 8-bit (1×) or 32-bit (4×) parallel data interface.
Receive control. 1 bit for 1×; 4 bits for 4×.
Recovered DDR center aligned clock. 1 bit for 1×; 4 bits for 4×.
This input signal is used by external logic to indicate 8B10B decoding errors.
Note to Table 5–2 :
(1) Qsys does not support the RapidIO external transceiver interface.
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
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