参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 125/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 5: Signals
Physical Layer Signals
Table 5–5. Global Signals (Part 2 of 2)
5–3
Signal
Direction
Description
Exported by
Qsys
The internal clock of the Physical layer. This signal is derived from the txgxbclk
clock—a clock driven by the transceiver—by division by 1 or 2, depending on the
configuration of the IP core. For the frequency of this clock, refer to Table 4–2 on
txclk
Output
This clock runs reliably only after the transceiver transmitter PLL is locked to the
yes
reference clock, which you can detect by monitoring the gxbpll_locked signal
(refer to Table 5–12 on page 5–7 ). If you use this clock to drive the Avalon system
clock, you must ensure you do not deassert reset_n before gxbpll_locked is
asserted.
(1) In the Qsys design flow, you connect this reset signal inside the Qsys system or export it. Qsys allows you to specify the external name for any
exported signal.
(2) In the Qsys design flow, this signal is exported as < user_selected_prefix_for_exported_connections >_rxclk .
(3) In the Qsys design flow, this signal is exported as < user_selected_prefix_for_exported_connections >_txclk .
Signal
phy_mnt_s_clk
phy_mnt_s_chipselect
phy_mnt_s_waitrequest
phy_mnt_s_read
phy_mnt_s_write
phy_mnt_s_address[16:0]
phy_mnt_s_writedata[31:0]
phy_mnt_s_readdata[31:0]
Direction
Input
Input
Output
Input
Input
Input
Input
Output
Description
Clock
Slave chip select
Wait request
Read enable
Write enable
Address bus
Write data bus
Read data bus
Exported by Qsys
—
—
—
—
—
—
—
—
(1) All signals are in the phy_mnt_s_clk domain.
(2) This interface is not present in variations that implement the Transport layer. In those variations, the system maintenance Avalon-MM slave
interface is used to access the Physical layer registers.
Atlantic Interface Signals
Atlantic interface receive signals are in the arxclk clock domain, and all Atlantic
interface transmit signals are in the atxclk clock domain. In Physical-layer-only
variations of the RapidIO IP core, these two clocks are user-visible input clocks to the
IP core. In variations with a Transport layer, these two clocks are connected to the
Avalon system clock.
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
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PDF描述 |
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参数描述 |
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