参数资料
| 型号： | IP-RIOPHY |
| 厂商： | Altera |
| 文件页数： | 175/212页 |
| 文件大小： | 0K |
| 描述： | IP RAPID I/O |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | 快速输入/输出接口，物理层 |
| 许可证： | 初始许可证 |
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Chapter 7: Testbenches
Testbench for a Variation with Physical, Transport, and Logical Layers
In addition, the RapidIO IP core modules implement the following features:
7–5
■
■
■
■
Multicast-event control symbol transmission and reception. The RapidIO IP core
under test generates and transmits multicast-event control symbols in response to
transitions on its multicast_event_tx input signal. The sister module checks that
these control symbols arrive as expected.
Disabled destination ID checking, or not, selected at configuration.
NWRITE_R completion indication.
Transaction order preservation between DOORBELL transactions and I/O write
transactions, or not, selected at configuration. If this feature is selected, the
RapidIO IP core under test generates and transmits DOORBELL and write
transactions. The testbench checks that the transaction packets arrive on the link in
the expected order.
Figure 7–2. Transport and IO Logical Layers Testbench
A v alon-MM
System
System
A v alon-MM
sister_ b fm_cnt_master
sister_ b fm_dr b ell_master
Maintenance
Sla v e
Door b ell
Sla v e
Maintenance
Sla v e
Door b ell
Sla v e
b fm_cnt_master
b fm_dr b ell_master
sister_ b fm_io_read_sla v e
I/O
I/O
b fm_io_read_sla v e
sister_ b fm_io_ w rite_sla v e
sister_ b fm_io_read_master
Master
I/O
Sla v e
sister_rio
DUT
Master
I/O
Sla v e
b fm_io_ w rite_sla v e
b fm_io_read_master
sister_ b fm_io_ w rite_master
PHY
PHY
b fm_io_ w rite_master
sister_ b fm_mnt_master
sister_ b fm_mnt_sla v e
Maintenance
Sla v e
Maintenance
Master
Serial
RapidIO
Interface
Maintenance
Sla v e
Maintenance
Master
b fm_mnt_master
b fm_mnt_sla v e
sister_recei v e_packet_a v alon_st
sister_send_packet_a v alon_st
A v alon-ST
Pass-
Thro u gh
Pass-
Thro u gh
A v alon-ST
b fm_recei v e_packet_a v alon_st
b fm_send_packet_a v alon_st
<design_name> _hookup.iv . Activity across the Avalon-MM interfaces is generated and
checked by running tasks that are defined in the bus functional models (BFMs). These
models are implemented in the following files:
■
■
<design_name> _avalon_bfm_master.v
<design_name > _avalon_bfm_slave.v
The file <design_name> _tb.v implements the code that performs the test transactions.
The code performs a reset and initialization sequence necessary for the DUT and
sister_rio IP cores to establish a link and exchange packets.
May 2013
Altera Corporation
RapidIO MegaCore Function
User Guide
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PDF描述 |
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